eda技術(shù)潘松第三版課后答案

《eda技術(shù)潘松第三版課后答案》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。

1、EDA技術(shù)潘松第三版課后答案-----------------------Page1-----------------------第一章1-1EDA技術(shù)與ASIC設(shè)計和FPGA開發(fā)有什么關(guān)系?P3~4答：利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的最后目標是完成專用集成電路ASIC的設(shè)計和實現(xiàn)；FPGA和CPLD是實現(xiàn)這一途徑的主流器件。FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機融合軟硬件電子設(shè)計技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。1-2與軟件描述語言相比，VHDL有什么特點?P6答：

2、編譯器將軟件程序翻譯成基于某種特定CPU的機器代碼，這種代碼僅限于這種CPU而不能移植，并且機器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序轉(zhuǎn)化的目標是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足VHDL設(shè)計程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨立性。綜合器在將VHDL(硬件描述語言)表達的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機械的一一對應(yīng)式的“翻譯”，而是根據(jù)設(shè)計庫、工藝庫以及預先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計。l-3什么是綜合?有哪些類型?綜

3、合在電子設(shè)計自動化中的地位是什么?P5什么是綜合?答：在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。有哪些類型?答：(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(RegisterTransportLevel，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計)，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計自動化中的地位是

4、什么?答：是核心地位（見圖1-3）。綜合器具有更復雜的工作環(huán)境，綜合器在接受VHDL程序并準備對其綜合前，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息。1-4在EDA技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么?P7~10答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。1-5IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么?P11~12答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。第二章2-1敘述ED

5、A的FPGA/CPLD設(shè)計流程。P13~16答：1.設(shè)計輸入(原理圖/HDL文本編輯)；2.綜合；3.適配；4.時序仿真與功能仿真；5.編程下載；6.硬件測試。2-2IP是什么?IP與EDA技術(shù)的關(guān)系是什么?P24~26IP是什么?答：IP是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊，用于ASIC或FPGA/CPLD中的預先設(shè)計好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么?答：IP在EDA技術(shù)開發(fā)中具有十分重要的地位；與EDA技術(shù)的關(guān)系分有軟IP、固IP、硬IP：軟IP是用VHDL等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實現(xiàn)這些功能；軟IP通常是以硬件描述語言HDL源文件的形式

6、出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用。硬IP提供設(shè)計的最終階段產(chǎn)品：掩模。2-3敘述ASIC的設(shè)計方法。P18~19答：ASIC設(shè)計方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實現(xiàn)方法。全定制方法是一種基于晶體管級的，手工設(shè)計版圖的制造方法。半定制法是一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。半定制法按邏輯實現(xiàn)的方式不同，可再分為門陣列法、標準單元法和可編程邏輯器件法。2-4FPGA/CPLD在ASIC設(shè)計中有什么用途?P16,18

7、答：FPGA/CPLD在ASIC設(shè)計中，屬于可編程ASIC的邏輯器件；使設(shè)計效率大為提高，上市的時間大為縮短。2-5簡述在基于FPGA/CPLD的EDA設(shè)計流程中所涉及的EDA工具，及其在整個流程中的作用。P19~23答：基于FPGA/CPLD的EDA設(shè)計流程中所涉及的EDA工具有：設(shè)計輸入編輯器（作用：接受不同的設(shè)計輸-----------------------Page2-----------------------入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。