sopc技術(shù)課程設(shè)計(jì)---基于sopc技術(shù)實(shí)現(xiàn)數(shù)字鬧鐘

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1、贛南師院物理與電子信息學(xué)院SOPC技術(shù)課程設(shè)計(jì)報(bào)告書專業(yè)班級(jí)：09電信本學(xué)生姓名：胡雯瑩學(xué)　　號(hào)：090802054　　　指導(dǎo)教師：管立新設(shè)計(jì)時(shí)間：2011.12.30基于SOPC技術(shù)實(shí)現(xiàn)數(shù)字鬧鐘一、課題簡(jiǎn)介SOPC技術(shù)是美國(guó)Altrea公司于2000年最早提出的，并同時(shí)推出了相應(yīng)的開(kāi)發(fā)軟件QuartusII。SOPC是基于FPGA解決方案的SOC，與ASIC的SOC解決方案相比，SOPC系統(tǒng)及其開(kāi)發(fā)技術(shù)具有更多的特色，構(gòu)成SOPC的方案有多種途徑，我們主要用到的是：基于FPGA嵌入IP硬核的SOPC系統(tǒng)1．基于FP

2、GA嵌入IP硬核的SOPC系統(tǒng)即在FPGA中預(yù)先植入嵌入式系統(tǒng)處理器。目前最為常用的嵌入式系統(tǒng)大多采用了含有ARM的32位知識(shí)產(chǎn)權(quán)處理器核的器件。盡管由這些器件構(gòu)成的嵌入式系統(tǒng)有很強(qiáng)的功能，但為了使系統(tǒng)更為靈活完備，功能更為強(qiáng)大，對(duì)更多任務(wù)的完成具有更好的適應(yīng)性，通常必須為此處理器配置許多接口器件才能構(gòu)成一個(gè)完整的應(yīng)用系統(tǒng)。如除配置常規(guī)的SRAM、DRAM、Flash外，還必須配置網(wǎng)絡(luò)通信接口、串行通信接口、USB接口、VGA接口、PS/2接口或其他專用接口等。這樣會(huì)增加整個(gè)系統(tǒng)的體積、功耗，而降低系統(tǒng)的可靠性。但是

3、如果將ARM或其他知識(shí)產(chǎn)權(quán)核，以硬核方式植入FPGA中，利用FPGA中的可編程邏輯資源和IP軟核，直接利用FPGA中的邏輯宏單元來(lái)構(gòu)成該嵌入式系統(tǒng)處理器的接口功能模塊，就能很好地解決這些問(wèn)題。2．基于FPGA嵌入IP軟核的SOPC系統(tǒng)這種SOPC系統(tǒng)是指在FPGA中植入軟核處理器，如：NIOSII核等。用戶可以根據(jù)設(shè)計(jì)的要求，利用相應(yīng)的EDA工具，對(duì)NIOSII及其外圍設(shè)備進(jìn)行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)、功能特點(diǎn)、資源占用等方面全面滿足用戶系統(tǒng)設(shè)計(jì)的要求。二、數(shù)字鬧鐘的工作原理及設(shè)計(jì)過(guò)程1、工作原理數(shù)字鬧鐘組成結(jié)

4、構(gòu)數(shù)字鬧鐘一般由振蕩器、分頻器、計(jì)數(shù)器、譯碼器、顯示器及部分?jǐn)U展電路等組成。1.1振蕩器振蕩器是數(shù)字電子鐘的核心，其作用是產(chǎn)生一個(gè)頻率標(biāo)準(zhǔn)，即時(shí)間標(biāo)準(zhǔn)信號(hào)，然后再由分頻器生成秒脈沖，所以，振蕩器頻率的精度和穩(wěn)定度就基本決定了數(shù)字電子鐘的準(zhǔn)確度，為產(chǎn)生穩(wěn)定的時(shí)間標(biāo)準(zhǔn)信號(hào)，一般采用石英晶體振蕩器。從數(shù)字電子鐘的精度考慮，振蕩頻率越高記數(shù)精度越高。但這回使振蕩器的耗電量增大，分頻器級(jí)數(shù)增多。所以在確定頻率時(shí)應(yīng)同時(shí)考慮這兩方面的因素再選擇器材。如果精度要求不是很高的話我們可以采用由集成邏輯門與RC組成的時(shí)鐘源振蕩器或由集成電

5、路定時(shí)器555與RC組成的多諧振蕩器。一般而言，選用石英晶體振蕩器所選用的晶振頻率為32768Hz,再通過(guò)15級(jí)2分頻集成電路得到1Hz的標(biāo)準(zhǔn)秒脈沖。1.2分頻器振蕩器產(chǎn)生的時(shí)標(biāo)信號(hào)頻率很高，要使它變成用來(lái)計(jì)時(shí)的“秒”信號(hào)，需要若干級(jí)分頻電路，分頻器的級(jí)數(shù)和每級(jí)分頻次數(shù)要根據(jù)時(shí)標(biāo)信號(hào)的頻率來(lái)決定。其功能主要有兩個(gè)：一是產(chǎn)生標(biāo)準(zhǔn)秒脈沖信號(hào)，二是提供功能擴(kuò)展電路所需的信號(hào)。1.3計(jì)數(shù)器有了“秒”信號(hào)了就可以根據(jù)60秒為一分，60分為一小時(shí)，24小時(shí)為一天的進(jìn)制，分別選定沒(méi)“秒”、“分”、“時(shí)”的計(jì)數(shù)器。從這些計(jì)數(shù)器的輸出

6、可得到一分、一小時(shí)、一天的時(shí)間進(jìn)位信號(hào)。在秒計(jì)數(shù)器鐘因?yàn)槭?0進(jìn)制通常用兩個(gè)十進(jìn)制計(jì)數(shù)器的集成片組成，其中秒個(gè)位是十進(jìn)制的、十位是6進(jìn)制的。可采用反饋歸零法變“秒”十位為6進(jìn)制，實(shí)現(xiàn)秒的60進(jìn)制，同樣，分計(jì)數(shù)器的與秒的一樣，只是時(shí)計(jì)數(shù)器里需要變成24進(jìn)制，也用反饋歸零法實(shí)現(xiàn)。1.4譯碼器及顯示器因?yàn)橛?jì)數(shù)器全部采用8421BCD碼十進(jìn)制計(jì)數(shù)集成芯片，所以“秒”、“分”、“時(shí)”的個(gè)位和十位都有四個(gè)狀態(tài)輸出端（Qa、Qb、Qc、Qd）。將這些輸出端接至專門設(shè)計(jì)制造的譯碼電路，就可產(chǎn)生驅(qū)動(dòng)七段數(shù)碼顯示器的信號(hào)。1.5校時(shí)電路

7、當(dāng)數(shù)字鐘接通電源或者計(jì)時(shí)出現(xiàn)誤差時(shí)需要校正時(shí)間，校時(shí)電路的要求是：在小時(shí)校正時(shí)不影響分和秒的正常計(jì)數(shù)；在分校時(shí)時(shí)不影響時(shí)和秒的正常計(jì)數(shù)；校時(shí)方式有“快校時(shí)”和“慢校時(shí)”兩種，“快校時(shí)“是通過(guò)開(kāi)關(guān)控制使計(jì)數(shù)器對(duì)1Hz的校時(shí)脈沖計(jì)數(shù)，“慢校時(shí)”是通過(guò)手動(dòng)產(chǎn)生單脈沖作校時(shí)脈沖，校時(shí)的基本原理是將0.5秒的脈沖信號(hào)（可由分頻器的第14級(jí)分頻輸出端直接獲得），直接引進(jìn)“時(shí)”計(jì)數(shù)器，同時(shí)將計(jì)數(shù)器置“0”，在時(shí)的指示調(diào)到需要的數(shù)字后，再切斷“0.5”信號(hào)讓計(jì)數(shù)器正常工作。2、設(shè)計(jì)過(guò)程SOPC設(shè)計(jì)首先使用QuartusII建立一個(gè)Q

8、uartusII的工程，創(chuàng)建完成工程之后，需要?jiǎng)?chuàng)建頂層實(shí)體。創(chuàng)建完頂層設(shè)計(jì)文件之后，使用SOPCBuilder創(chuàng)建NIOSII嵌入式處理器，添加、配置系統(tǒng)的外設(shè)IP，組成NiosII系統(tǒng)模塊。NiosII系統(tǒng)模塊設(shè)計(jì)完成之后要加入到該頂層實(shí)體中，然后進(jìn)行其他片上邏輯的開(kāi)發(fā)。2.1QuartusII工程的建立：（1）啟動(dòng)QuartusII軟件；（