基于fpga和dsp的雷達信號脈沖壓縮

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1、基于FPGA和DSP的雷達信號脈沖壓縮賈穎燾1，顧趙宇2，傅其詳2，王偉2（1.國防科學(xué)技術(shù)大學(xué)電子科學(xué)與工程學(xué)院電子工程研究所，湖南長沙410073；2.國防科學(xué)技術(shù)大學(xué)電子科學(xué)與工程學(xué)院復(fù)雜電磁環(huán)境效應(yīng)國家重點實驗室，湖南長沙410073）摘要：研究基于FPGA和DSP的線性調(diào)頻信號脈沖壓縮的一種實現(xiàn)方法，F(xiàn)PGA負責(zé)信號的預(yù)處理，主要包括FIR濾波和正交解調(diào)，DSP負責(zé)脈沖壓縮的實現(xiàn)，給出了FPGA各部分的功能框圖和DSP的算法流程圖，對比了匹配濾波器加窗前后脈沖壓縮結(jié)果的第一距離旁瓣的變化。結(jié)果表明，加窗后匹配濾波器

2、輸出的旁瓣距峰值衰減由13dB增加至32dB。.jyqk工藝Spartan?6系列的XC6SLX150T，該芯片具有豐富的內(nèi)部資源，具有低成本、低功耗的特點。FPGA中對信號的處理主要包括FIR濾波和正交解調(diào)兩部分，另外，F(xiàn)PGA要完成對A/D采樣信號、FIR濾波結(jié)果和正交解調(diào)結(jié)果的存儲以及最終和DSP之間的數(shù)據(jù)交換。2.1數(shù)據(jù)緩存和數(shù)據(jù)交換FPGA中的數(shù)據(jù)緩存需要存儲的數(shù)據(jù)有A/D采樣數(shù)據(jù)、FIR濾波輸出和正交解調(diào)輸出。解調(diào)完畢的數(shù)據(jù)要送入DSP內(nèi)，F(xiàn)PGA和DSP的數(shù)據(jù)交換需要由傳輸控制模塊完成。在A/D采樣時，利用外部

3、觸發(fā)信號即可實現(xiàn)對信號的有效存儲。觸發(fā)信號的起始邊沿對應(yīng)于脈沖的起始處，A/D采集信號存儲到FPGA的雙口RAM1中。雙口RAM1存儲完畢后，F(xiàn)IR濾波器讀取數(shù)據(jù)完成FIR濾波并將濾波結(jié)果存入雙口RAM2中，再經(jīng)正交解調(diào)后將解調(diào)結(jié)果存入雙口RAM3中。雙口RAM3中的數(shù)據(jù)存儲完畢后，F(xiàn)PGA向DSP發(fā)送外部中斷，DSP響應(yīng)中斷并開始從FPGA讀取數(shù)據(jù)。DSP與FPGA的數(shù)據(jù)交換遵循TS201的數(shù)據(jù)傳輸協(xié)議[3]，F(xiàn)PGA通過傳輸控制模塊接收DSP的讀信號（RD）和存儲器選擇信號（MS），并將DSP發(fā)出的地址信號（ADDR）解

4、碼為雙口RAM3對應(yīng)的地址（AddrB），最終將數(shù)據(jù)從FPGA送入DSP。FPGA的數(shù)據(jù)緩存以及與DSP的數(shù)據(jù)交換框圖如圖2所示。2.2FIR濾波線性調(diào)頻信號的頻帶限制在15~25MHz以內(nèi)，A/D得到的采樣數(shù)據(jù)可先通過帶通濾波器濾除帶外噪聲，也可使數(shù)據(jù)變得平滑?；贔PGA的帶通濾波器采用FIR濾波器。FIR濾波器的顯著優(yōu)點是可以做到線性相位，并且總是穩(wěn)定的。當(dāng)濾波器系數(shù)滿足奇對稱或偶對稱條件時，F(xiàn)IR濾波器就會具有線性相位特性[4]。FIR濾波器的實現(xiàn)框圖如圖3所示。由于線性相位FIR濾波器的系數(shù)是鏡像對稱的，所以N階F

5、IR濾波器只需要N2個存儲單元。對于32階的FIR濾波器，只需取前16個系數(shù)存入深度為16的系數(shù)ROM中即可。在FIR濾波器的對稱結(jié)構(gòu)中，每一個乘加單元都是將鏡像對稱的兩個輸入數(shù)據(jù)相加再和相應(yīng)的濾波器系數(shù)相乘。在對輸入x(n)取連續(xù)32個數(shù)據(jù)緩沖時可設(shè)置鏡像對稱的兩個緩沖器，即兩個深度均為16的雙口RAM，并且按鏡像對稱的方式排列，這樣兩個RAM只需要一個地址指針[5]，指針從15順次減至0，對應(yīng)的輸入數(shù)據(jù)相加并和相應(yīng)的系數(shù)相乘最終完成累加就得到了一個輸出。利用Matlab的FDATool工具，響應(yīng)類型選擇帶通，采樣頻率為6

6、0MHz，通帶起始頻率和截止頻率分別設(shè)為15MHz和25MHz，兩個阻帶的截止頻率分別設(shè)為12MHz和28MHz，通帶起伏0.5dB，阻帶衰減40dB，指定階數(shù)32，可生成32階FIR濾波器的系數(shù)。抽頭系數(shù)存儲在FPGA中的ROM中，由于濾波器抽頭系數(shù)均為小于1的浮點數(shù)，且有符號，所以必須采用一定的編碼方式存儲[6]。本文采用縮放法，即先將抽頭系數(shù)放大取整，再以二進制補碼方式量化，最后得到結(jié)果后按同樣的比例縮小。每個抽頭系數(shù)均放大32768倍，即左移15位，采用16b數(shù)據(jù)以二進制補碼方式編碼，將編碼完畢的抽頭系數(shù)存放在FPG

7、A的系數(shù)ROM中。FIR濾波器的輸出經(jīng)過正交解調(diào)得到基帶信號，解調(diào)時需要兩路本振信號，分別為I路cos(2πf0t)和Q路sin(-2πf0t)，它們分別與線性調(diào)頻信號相乘，可得到兩路基帶信號和中心頻率為2f0的高頻線性調(diào)頻信號。2.3系統(tǒng)控制系統(tǒng)控制模塊完成對FPGA內(nèi)各部分子模塊的全局控制和有效調(diào)度，控制方式采用有限狀態(tài)機方式，狀態(tài)轉(zhuǎn)移圖如圖4所示。系統(tǒng)上電后，控制器進入初始化狀態(tài)，完成對芯片的初始化，并且通過SPI接口對時鐘芯片下發(fā)時鐘配置參數(shù)?？刂破鳈z測到外部觸發(fā)信號的起始邊沿時，轉(zhuǎn)移狀態(tài)至采樣存儲，在此狀態(tài)下，連續(xù)

8、存儲所需個數(shù)的采樣點，存儲完畢后，轉(zhuǎn)移狀態(tài)至FIR濾波，濾波結(jié)果存儲完畢后轉(zhuǎn)移狀態(tài)至正交解調(diào)，解調(diào)結(jié)束后控制器向DSP輸出外部中斷信號并回到空閑狀態(tài)?？刂破鹘邮盏紻SP讀取數(shù)據(jù)的控制信號后，通過傳輸控制模塊完成數(shù)據(jù)傳輸并返回空閑狀態(tài)。3基于DSP的脈沖壓縮脈壓處理主要在DSP內(nèi)實現(xiàn)，本設(shè)計