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《基于verilog hdl與cpld的分頻器設(shè)計(jì)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫(kù)。
1、基于VerilogHDL與CPLD的分頻器設(shè)計(jì)摘要在復(fù)雜的數(shù)字邏輯電路中，經(jīng)常會(huì)用到不同的時(shí)鐘信號(hào)。本文主要介紹了在MAX+PlusII開發(fā)軟件下得用Verilog硬件描述語(yǔ)言來(lái)設(shè)計(jì)分頻器。在進(jìn)行分頻器設(shè)計(jì)時(shí)，采用的是一種逐層深入的設(shè)計(jì)理念，由易到難、由淺入深?？蓪?shí)現(xiàn)2-256之間的任意奇數(shù)、偶數(shù)、半整數(shù)分頻。此外，本文還介紹了Altera公司的EP1K100QC208-3型CPLD，使得分頻器的設(shè)計(jì)顯得更加實(shí)際化，從而也體現(xiàn)了一種實(shí)踐求真知的求學(xué)理念。關(guān)鍵詞:VerilogHDL;CPLD;數(shù)字邏輯電路設(shè)計(jì);VHDL17基于VerilogHDL與CPLD的分頻器設(shè)計(jì)
2、AbstractInthecomplexnumerallogiccircuit,thedifferentclocksignalcanbeusedfrequently.ThisarticlemainlyintroducedundertheMAX+PlusIIdevelopmentsoftwaretodescriptthefrequencydividerwiththeVeriloghardwaredescriptionlanguage.Whencarriesonthefrequencydividerdesigns,usedonekindofdesignideawithth
3、elevelthorough,fromthesimpletothedifficult,fromtheshallowtothedeep.Mayrealize2-256betweenfreeoddnumber,theevennumber,thehalfIntegerfrequencydivision.Inaddition,thisarticlealsointroducedAlteraCorporation'sEP1K100QC208-3CPLD,itcausesthefrequencydivider’sdesignmoreactually,thusalsomanifest
4、edonepracticetoaskthetrueknowledgetostudyidea.Keywords:VerilogHDL;CPLD;Numerallogiccircuitdesign;VHDL17基于VerilogHDL與CPLD的分頻器設(shè)計(jì)引言計(jì)算機(jī)技術(shù)和微電子工藝的發(fā)展，使得現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)和應(yīng)用進(jìn)入了新的階段。電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)在數(shù)字系統(tǒng)設(shè)計(jì)中起的作用越來(lái)越重要，新的工具的設(shè)計(jì)方法不斷推出，可編程邏輯器件不斷增加新的模塊，工能越來(lái)越強(qiáng)，硬件設(shè)計(jì)語(yǔ)言也順應(yīng)形勢(shì)，推出新的標(biāo)準(zhǔn)，更加好用，更加便捷[1]。本文主要以CPLD和VerilogHDL硬
5、件描述語(yǔ)言對(duì)分頻器的設(shè)計(jì)為主線。Max+PlusII軟年工具也在設(shè)計(jì)中發(fā)揮了重要作用，它為分頻器的設(shè)計(jì)提代了平臺(tái)和工具，它將設(shè)計(jì)者的設(shè)計(jì)思想自動(dòng)、高效地轉(zhuǎn)化為物理電路或網(wǎng)表結(jié)構(gòu)，并以直觀、便捷的形式提供了仿真模擬手段[2]。本文共5部分，第1部分對(duì)EDA技術(shù)及其發(fā)展趨勢(shì)進(jìn)行綜述，并著重介紹了CPLD器件。第2部分介紹的是偶數(shù)分頻器的原理及設(shè)計(jì)方法。第3部分是對(duì)第2部分的延深與擴(kuò)充，它主要介紹的是奇數(shù)分頻。第四部分介紹的是小數(shù)分頻。第5部分針對(duì)Altera公司的EP1K100QC208-3型CPLD在Max+PlusII中的應(yīng)用進(jìn)行了介紹。分頻器的設(shè)計(jì)與EDA技術(shù)是不斷
6、發(fā)展變化的，要掌握分頻器設(shè)計(jì)和EDA技術(shù)的精髓，需要設(shè)計(jì)者在不斷實(shí)踐的過(guò)程中不懈的摸索和積累，逐步提高自己的設(shè)計(jì)水平。本文在設(shè)計(jì)中有不少的缺限，希望詩(shī)刊給予批評(píng)指正。1CPLD與硬件描述語(yǔ)言簡(jiǎn)介數(shù)字系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)離不開CPLD/FPGA器件，因?yàn)楹芏鄶?shù)字系統(tǒng)是基于CPLD/FPGA器件實(shí)現(xiàn)的，本文的設(shè)計(jì)實(shí)現(xiàn)基于Altera公司的EP1K100QC208-3,該芯片屬于ACEX1K系列。ACEX1K系列器件是Altera公司近期推出的新型CPLD產(chǎn)品。該器件基于SRAM，結(jié)合查找表（LUT）和嵌入式陣列塊（EAB）提供了高密度結(jié)構(gòu)，可提供10000到100000可用門
7、，每個(gè)嵌入式陣列塊增加到16位寬可實(shí)現(xiàn)雙端口，RAM位增加到49125個(gè)。其多電壓引腳可以驅(qū)動(dòng)2.5V、3.3V、5.0V器件，也可以被這些電壓所驅(qū)動(dòng)；雙向I/O引腳執(zhí)行速度可達(dá)250MHz。該器件還應(yīng)用Altera專利技術(shù)進(jìn)行了重要的生產(chǎn)改進(jìn)，進(jìn)一步降低了器件的成本，提高了產(chǎn)品的性能價(jià)格比。因此,ACEX1K器件可用來(lái)實(shí)現(xiàn)許多邏輯復(fù)雜、信息量大的系統(tǒng)。但是在器件操作過(guò)程中，ACEX1K系列器件的配置數(shù)據(jù)存儲(chǔ)在SRAM單元中，由于SRAM的易失性，配置數(shù)據(jù)在每次上電時(shí)必須被重新載入SRAM[3]。17基于VerilogHDL與CPLD的分頻器設(shè)計(jì)在數(shù)
