基于fpga和dsp的數(shù)據(jù)采集器設(shè)計(jì)與實(shí)現(xiàn)38591

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1、萬(wàn)方數(shù)據(jù)總第156期2006年第6期艦船電子工程S11ipElectronicEnginecringV01．26No．6186基于FPGA和DSP的數(shù)據(jù)采集器設(shè)計(jì)與實(shí)現(xiàn)劉國(guó)勤(海軍駐江南廠軍事代表室上海200011)摘要闡述了基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)，同時(shí)還闡述以DSP作為控制器、大容量硬盤作為存儲(chǔ)媒體的存儲(chǔ)記錄系統(tǒng)的設(shè)計(jì)。關(guān)鍵詞數(shù)據(jù)采集；FPGA；DSP；存儲(chǔ)記錄中圖分類號(hào)TN911DesignandRealizationofBasedonFPGAandDSPDataCollectionLiuGuoqin(JiangnanFactoryMilitaryDelega

2、teDepartmentofNavy，Shanghai200011)Abstract111ispaperintroducesbasedonFPGAmuhicenterdatacollectionsystem，andintroducesbasedonDSPforcontrollerstor—agerecordsystem：Keywordsdatacollection，F(xiàn)PGA，DSP，storagerecordCla鼴mlm．ber田啊1l近年來(lái)，隨著水聲技術(shù)和數(shù)字信號(hào)處理技術(shù)的發(fā)展，使我們可以獲取更多的水聲信息，并通過(guò)數(shù)字信號(hào)處理技術(shù)可以得到我們所需要的信息。在這個(gè)過(guò)程中對(duì)模擬信

3、號(hào)的采集、量化(數(shù)據(jù)采集器)是必不可少的，而且為了追求更高的系統(tǒng)性能，對(duì)數(shù)據(jù)采集器也提出了更高的要求。本文介紹了基于FPGA和DSP的數(shù)據(jù)采集器的設(shè)計(jì)，為水下聲信號(hào)的采集、記錄，水下聲環(huán)境的分析提供了一種新的方法。1系統(tǒng)基本結(jié)構(gòu)及設(shè)計(jì)思想數(shù)據(jù)采集器置于水下，它包括以下幾個(gè)模塊：前置放大、后置放大、數(shù)據(jù)轉(zhuǎn)換控制、數(shù)據(jù)存儲(chǔ)記錄、硬盤、接口模塊，其中包括電源模塊以及供電的鎳鎘電池組。它的主要功能是將來(lái)自傳感器(位于水下的矢量陣中)的多通道模擬信號(hào)數(shù)字化，并保存在硬盤中；位于水面或者艙內(nèi)的監(jiān)控器可以控制并監(jiān)測(cè)數(shù)據(jù)采集器的工作狀態(tài)。圖l為數(shù)據(jù)采集收稿Et期：2006年4月29日，修回日期：

4、2006年5月21日器系統(tǒng)框圖。數(shù)據(jù)采集器其主要設(shè)計(jì)思想如下：·選用低功耗、單電源器件，以保證鎳鎘電池組能連續(xù)工作5小時(shí)以上；·選用低噪聲器件，并且模擬電路與數(shù)字電路互相隔離(不共地)，使系統(tǒng)噪聲級(jí)位于16bit的3—。4bit；·通道數(shù)為32，通道帶寬為0—5kHz，通道增益可控；·使用串行輸出A／D，16位分辨率，32通道同步采集；·使用FPGA(可編程邏輯器件)與A／D接口；·使用DSP和FPGA實(shí)現(xiàn)硬盤接口和文件管理；·使用2．5”、40G硬盤實(shí)時(shí)記錄數(shù)據(jù)，在37kHz的采樣率下能連續(xù)記錄4小時(shí)；·提供一監(jiān)測(cè)輸出，可以監(jiān)測(cè)32通道的任一通道；·數(shù)據(jù)采集器與監(jiān)控器通過(guò)RS一

5、422口連接。萬(wàn)方數(shù)據(jù),2006年第6期艦船電子工程虹2關(guān)鍵模塊的設(shè)計(jì)圖1數(shù)據(jù)采集器基本框圖2．1采集控制采集控制是數(shù)據(jù)采集器的中樞，完成模擬到數(shù)字的轉(zhuǎn)換、串行編碼到并行的轉(zhuǎn)換，通過(guò)串行接口接受監(jiān)控器的命令：控制通道增益、選擇監(jiān)測(cè)通道并輸出監(jiān)測(cè)信號(hào)。由于數(shù)據(jù)采集器有32通道，這就要求采集控制器能夠提供足夠多的輸入和輸出端口用于控制A／D轉(zhuǎn)換并讀取轉(zhuǎn)換結(jié)果。如果使用普通的微處理器，其外圍需要很多的邏輯器件，使系統(tǒng)變得很復(fù)雜。而FP(遺(現(xiàn)場(chǎng)可編程門陣列)的特點(diǎn)是：可使用的端口數(shù)量多、內(nèi)部邏輯可按使用需要編程、非常少的外圍支持器件。使用FPGA作為采集控制器可以使系統(tǒng)設(shè)計(jì)簡(jiǎn)單、可靠，

6、并且有很強(qiáng)的靈活性。系統(tǒng)中FPGA選用Altera公司CYCLONE系列中的EPlC6Q240作為采集控制器。CYCLONE系列采用了新的可編程邏輯架構(gòu)，具有低功耗等特點(diǎn)。FPGA的內(nèi)部資源是有限的，為了充分利用資源，避免不必要的浪費(fèi)，本系統(tǒng)FPGA程序的設(shè)計(jì)思想如下：·各邏輯單元均采用層次化、模塊化設(shè)計(jì)，根據(jù)功能分為采集控制、數(shù)據(jù)轉(zhuǎn)換、存儲(chǔ)接口、時(shí)鐘分頻、串行接口五個(gè)模塊。各模塊間信號(hào)盡可能獨(dú)立，互不影響，采用模塊化設(shè)計(jì)給程序的開(kāi)發(fā)和維護(hù)帶來(lái)很大方便?！ね瓿啥嗤ǖ来⑥D(zhuǎn)換電路時(shí)會(huì)消耗大量的資源。本設(shè)計(jì)充分利用FPGA內(nèi)部的RAM存儲(chǔ)塊資源，用RAM存儲(chǔ)塊作為串并轉(zhuǎn)換電路的緩存區(qū)

7、，降低了片內(nèi)資源的消耗?！じ鶕?jù)串行A／D轉(zhuǎn)換器(ADS8320)的特點(diǎn)，F(xiàn)P—GA內(nèi)核邏輯依據(jù)采樣保持、數(shù)據(jù)轉(zhuǎn)換、采樣間歇三個(gè)控制步驟設(shè)計(jì)。由一個(gè)采集控制模塊給出采樣保持、數(shù)據(jù)轉(zhuǎn)換、采樣間歇三個(gè)控制信號(hào)作為其它各單元的使能信號(hào)。圖2為A／D轉(zhuǎn)換器ADS8320的轉(zhuǎn)換邏輯，A／D片選信號(hào)有效后，有4～5個(gè)周期的數(shù)據(jù)建立時(shí)間。數(shù)據(jù)建立后，開(kāi)始向FPGA中傳送數(shù)據(jù)，同時(shí)開(kāi)始數(shù)據(jù)轉(zhuǎn)換，將采集來(lái)的串行數(shù)據(jù)轉(zhuǎn)換成8bit的并行數(shù)據(jù)。A／D采樣時(shí)鐘(ADCLK)由多功能分頻器CLKMF對(duì)FPG