基于多核架構(gòu)mpeg-4視頻解碼器設(shè)計與實(shí)現(xiàn)

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1、AThesisSubmittedtoShanghaiJiaoTongUniversityfortheDegreeofMasterofEngineeringDesignandImplementationofMPEG-4VideoDecoderBasedonMulti-coreArchitectureAuthor：YuXinMajor：VLSI&SystemFieldofInterests：DigitalIntegratedCircuitDesignAdvisor：Prof.RongMengtianDepartmentofElectronicsEngineering

2、ShanghaiJiaoTongUniversityDecember2009基于多核架構(gòu)的MPEG-4視頻解碼器的設(shè)計與實(shí)現(xiàn)摘要本文首先簡要介紹了視頻編解碼技術(shù)和常用的實(shí)現(xiàn)方案，比較了各種方案的優(yōu)缺點(diǎn)。結(jié)合Xvid編解碼模型描述了現(xiàn)今廣泛應(yīng)用的MPEG-4視頻標(biāo)準(zhǔn)ASP檔次的特點(diǎn)及編解碼流程，并介紹了基于LEON3微處理器的SOC平臺和配套開發(fā)工具。本文將Xvid軟件模型移植到LEON3平臺中，使用標(biāo)準(zhǔn)測試碼流對純軟件的解碼性能進(jìn)行了測試，得出了解碼過程中各功能模塊占用CPU資源的比例。根據(jù)實(shí)時解碼CIF分辨率圖像的設(shè)計要求，通過計算和分析，綜合考慮了速度、帶寬

3、、實(shí)現(xiàn)復(fù)雜度、靈活性和可擴(kuò)展性等多方面因素，確定了軟硬件協(xié)同的設(shè)計思想和具體的劃分方案。傳統(tǒng)的軟硬件協(xié)同是CPU加硬件加速模塊通過總線連接和通信的。這種架構(gòu)對系統(tǒng)總線帶寬壓力很大，并不適用于視頻解碼這種對數(shù)據(jù)傳輸要求較高的應(yīng)用場合。為了解決這個問題，本文提出了CPU加多個協(xié)處理器的架構(gòu)方案，協(xié)處理器無需通過總線即可直接訪問外部存儲器，采用“單指令多數(shù)據(jù)”的思想，設(shè)計了專用的協(xié)處理器控制模塊CPC，CPU與CPC之間通過協(xié)處理器指令實(shí)現(xiàn)幀級的軟硬件協(xié)同，CPC完成協(xié)處理器指令譯碼后通過內(nèi)部命令字控制IDCT-CP和MP-CP兩個專用協(xié)處理器進(jìn)行宏塊級的流水解碼。本

4、文詳細(xì)描述i了解碼器的架構(gòu)方案、軟硬件協(xié)同的解碼流程以及系統(tǒng)級的數(shù)據(jù)流和控制流；分析評估了系統(tǒng)工作需要的存儲帶寬，提出了“二平面存儲”的方案來存儲參考幀的解碼結(jié)果，有效地提高了存儲帶寬的利用效率。在架構(gòu)方案的基礎(chǔ)上，本文對從軟件、硬件、軟硬件協(xié)同三個方面進(jìn)行了具體的設(shè)計和實(shí)現(xiàn)。軟件方面，對執(zhí)行解碼功能的軟件部分從代碼結(jié)構(gòu)、數(shù)據(jù)接口、算法實(shí)現(xiàn)等方面進(jìn)行了進(jìn)一步的優(yōu)化，優(yōu)化后性能提高了46.69%。硬件方面，從功能、工作流程、接口信號及其時序、帶寬性能分析、命令字定義以及各個子模塊的具體實(shí)現(xiàn)等全方面闡述了IDCT-CP和MP-CP兩個協(xié)處理器的設(shè)計和實(shí)現(xiàn)方案。軟硬件

5、協(xié)同方面，設(shè)計了系統(tǒng)控制軟件，使用協(xié)處理器指令控制協(xié)處理器工作，總控整個解碼流程；設(shè)計了專用的軟硬件接口模塊CPC，實(shí)現(xiàn)了軟硬件之間的協(xié)調(diào)和通信。在設(shè)計過程中，本文始終將可復(fù)用性和可擴(kuò)展性作為重要的考慮因素。設(shè)計了單獨(dú)的協(xié)處理器控制模塊CPC，將具體的協(xié)處理器功能與軟件控制相分離，使得解碼器易于移植到其他平臺運(yùn)行；協(xié)處理器MP-CP具有正常模式、旁路模式和軟件模式三種相互獨(dú)立的工作模式，分別具有不同的命令字和軟硬件劃分，適用于不同特點(diǎn)的應(yīng)用場合；在運(yùn)動預(yù)測過程中，設(shè)計了專用Cache，針對運(yùn)動預(yù)測的特點(diǎn)提出了“距離標(biāo)志”替換算法，經(jīng)過測試，可以將運(yùn)動預(yù)測過程中對

6、存儲帶寬的使用量降低20%左右；設(shè)計了統(tǒng)一的外存接口模塊MCI，為系統(tǒng)內(nèi)各個與外存有數(shù)據(jù)交換的模塊提供了標(biāo)準(zhǔn)的訪問接口和時ii序，增強(qiáng)了系統(tǒng)的可擴(kuò)展性。最后，將通過VerilogHDL實(shí)現(xiàn)的解碼器集成到SOC平臺中，進(jìn)行了功能驗(yàn)證和性能測試。經(jīng)過測試，所設(shè)計的解碼器功能正確，在80MHz的時鐘頻率下，對CIF分辨率圖像的解碼速率達(dá)到60幀/秒，性能與使用硬件加速之前相比提高了4-6倍，完全實(shí)現(xiàn)了預(yù)定的性能要求。同時，使用130nm工藝庫進(jìn)行了邏輯綜合，得到了解碼器的速度、面積和功耗等指標(biāo)，與相關(guān)參考設(shè)計對比，本文所設(shè)計的解碼器具有良好的性能/代價比。關(guān)鍵詞：MP

7、EG-4，視頻解碼，軟硬件協(xié)同，協(xié)處理器iiiDESIGNANDIMPLEMENTATIONOFMPEG-4VIDEODECODERBASEDONMULTI-COREARCHITECTUREABSTRACTInthispaperabriefintroductionisfirstlygivenaboutvideocodectechnologyandcommonlyusedimplementationschemesaswellastheiradvantages/disadvantagesrespectively.Thefeaturesandcodecprocedur

8、eofawidelyus