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《可任意設(shè)定計算精度的整數(shù)除法器的vhdl設(shè)計new》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、理論與方法2008年2月第27卷第2期可任意設(shè)定計算精度的整數(shù)除法器的VHDL設(shè)計朱衛(wèi)華鄭留平(南華大學電氣工程學院衡陽421001)摘要:提出了十進制整數(shù)除法的VHDL設(shè)計方法。運用有限狀態(tài)機,通過移位,循環(huán)減法,能高速地實現(xiàn)整數(shù)除法運算,并能預(yù)定計算精度。如果系統(tǒng)時鐘為50MHz,進行10位有效位數(shù)的十進制除法,其最長運算時間為2.2μs。關(guān)鍵詞:整數(shù)除法;VHDL;有限狀態(tài)機;精度中圖分類號:TP791文獻標識碼:BDesignofthedecimalintegerdividerpre2settingupprecisionincalculationbasedonV
2、HDLZhuWeihuaZhengLiuping(CollegeofElectricalEngineering,UniversityofSouthChina,Hengyang421001)Abstract:ThispapergivesadesignofthedecimalintegerdivisionbasedonVHDL.TheintegerdivideroperatesquicklybyusingFSMandshiftingandcircularsubtraction.Theprecisionincalculationcanbepresettingup.Therun
3、ningtimeisnotexceed2.2μstocarryoutdecimal10bitseffectivenumbersintegerdivisionin50MHzsystemclock.Keywords:integerdivision;VHDL;FSM;precision到商的整數(shù)部分的各位的數(shù)值。比如只是4位數(shù),則商的0引言整數(shù)部分不會超過4位數(shù),商的整數(shù)部分先除以1000,即在用VHDL硬件描述語言進行數(shù)字系統(tǒng)設(shè)計中,常將商的整數(shù)部分作為被減數(shù),1000作為減數(shù),作減法,差常要用到除法運算,而VHDL標準的程序包中只提供除重新置入被減數(shù),反復(fù)相減,直到被減數(shù)
4、小于減數(shù)為止,記數(shù)為2的整數(shù)平方運算。本文介紹了整數(shù)除法的VHDL錄能夠相減的次數(shù)即得到商的整數(shù)部分的千位數(shù)值。依設(shè)計實現(xiàn)。運用有限狀態(tài)機,通過移位,循環(huán)減法,能高速此繼續(xù)下去,可得到商的整數(shù)部分的百位數(shù)值、十位數(shù)值地實現(xiàn)整數(shù)除法運算,并能設(shè)定計算精度。和個位數(shù)值。上述算法是一種順序方式,用VHDL硬件描述語言1設(shè)計原理的有限狀態(tài)機很容易實現(xiàn)。圖1為狀態(tài)轉(zhuǎn)換圖,其中假定對于任意給定的2個整數(shù)datain1與datain2,設(shè)da2datain1與datain2是不超過4位數(shù)的整數(shù),除法運算精確tain1為被除數(shù),datain2為除數(shù)。為得到兩數(shù)相除的十進到百分位。制結(jié)果
5、,在VHDL硬件描述語言中可通過減法運算來實現(xiàn)除法運算。下面介紹該除法的算法實現(xiàn)。首先被除數(shù)作為被減數(shù),除數(shù)作為減數(shù),作減法,差重新置入被減數(shù),反復(fù)相減,直到被減數(shù)小于減數(shù)為止,記錄能夠相減的次數(shù)即得到商的整數(shù)部分。將所得的余數(shù)乘以10作為被減數(shù),除數(shù)作為減數(shù),作減法,差重新置入被減數(shù),反復(fù)相減,直到被減數(shù)小于減數(shù)為止,記錄能夠相減的次數(shù)即得到商的十分位數(shù)值。依此繼續(xù)下去,可得到商的百分位數(shù)值,千分位數(shù)值??,要精確到哪一位,就依次做到哪一位。若要得到商的整數(shù)部分的各位的數(shù)值,設(shè)計者事先了解datain1與datain2的數(shù)值范圍,通過同樣的減法運算可得圖1除法器的狀態(tài)
6、轉(zhuǎn)換圖作者簡介:朱衛(wèi)華(19642),男,副教授,碩士研究生,研究方向為單片機與嵌入式系統(tǒng)?！?6—中國科技核心期刊2008年2月第27卷第2期理論與方法下面是所設(shè)計的VHDL源程序:data_th:=data_th+1;libraryIEEE;endif;useIEEE.STD_LOGIC_1164.ALL;whenhundred=>useIEEE.STD_LOGIC_ARITH.ALL;ifcnt_jian<100thenuseIEEE.STD_LOGIC_UNSIGNED.ALL;current<=ten;entitydivisioniselsePort(clk,
7、reset:instd_logic;cnt_jian:=cnt_jian-100;datain1,datain2:integerrange0to10000;data_hu:=data_hu+1;data_out1,data_out2,data_out3,data_out4,endif;data_out5,data_out6:outintegerrange0to9);whenten=>enddivision;ifcnt_jian<10thenarchitectureBehavioralofdivisioniscurrent<=gewei;t
