soc設(shè)計(jì)的模擬_混合信號(hào)驗(yàn)證

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1、IC設(shè)計(jì)■Synopsys公司GeoffreyYingSoC設(shè)計(jì)的模擬/混合信號(hào)驗(yàn)證引言下進(jìn)行早期的集成驗(yàn)證，以確保功在全芯片環(huán)境下對(duì)電路的功能和時(shí)在芯片工藝的幾何尺寸發(fā)展到能符合要求；序進(jìn)行分析的途徑，但由于在門級(jí)納米級(jí)的情況下，即使是數(shù)字邏輯?對(duì)于同樣規(guī)模的數(shù)字和模擬電路和晶體管級(jí)上的仿真速度存在電路的性能也趨向于與模擬電路類電路模塊“(BigD，BigA”)的設(shè)極大的差別，這種方法的計(jì)算強(qiáng)度似，對(duì)于這些高性能的設(shè)計(jì)，基于計(jì)，驗(yàn)證周期更長(zhǎng)；非常大。如果設(shè)計(jì)的數(shù)字部分采用單元的驗(yàn)證工作流程已經(jīng)不足以應(yīng)?將更大的定制模擬電路同硬了標(biāo)準(zhǔn)的CMOS邏輯電路，并帶有付；設(shè)計(jì)師需要提供定制設(shè)

2、計(jì)，以宏單元中標(biāo)準(zhǔn)的CMOS邏輯電路相滿幅輸入輸出的功能，那么在此采達(dá)到對(duì)晶體管級(jí)效應(yīng)進(jìn)行準(zhǔn)確模擬集成；用晶體管級(jí)的模擬就有點(diǎn)小題大的目的。?要避免由于復(fù)雜的模擬和數(shù)做。而且，等到設(shè)計(jì)周期的末期再這些發(fā)展趨勢(shì)給驗(yàn)證領(lǐng)域帶來字接口出現(xiàn)的錯(cuò)誤影響到芯片的功執(zhí)行全芯片的模擬，會(huì)延遲對(duì)在技了若干重大的挑戰(zhàn)：能和時(shí)序。術(shù)規(guī)范定義階段就已存在的缺陷的?要將定制設(shè)計(jì)和基于單元的檢測(cè)。工作流程相結(jié)合，無需集成任何驗(yàn)當(dāng)今的混合信號(hào)驗(yàn)證工作流程證方法；較為成功的驗(yàn)證流程是，在晶NanoSim技術(shù)：高速度和大?要求在完整的芯片應(yīng)用環(huán)境體管級(jí)上對(duì)整個(gè)芯片進(jìn)行模擬。這容量的晶體管級(jí)模擬需要對(duì)設(shè)計(jì)進(jìn)行完整Nan

3、oSim是一個(gè)高速的晶體管的晶體管級(jí)的描述，級(jí)電路模擬和分析工具，是一種性因此只能在設(shè)計(jì)周期能可靠且易于使用的解決方案，其的結(jié)束階段進(jìn)行，即模擬速度高于SPICE幾個(gè)數(shù)量級(jí)，在所有單元和定制設(shè)適用于數(shù)百萬晶體管級(jí)的設(shè)計(jì)，對(duì)計(jì)的模塊均已完成的在0.13微米及以下設(shè)計(jì)的模擬精度條件下進(jìn)行?？膳cSPICE相媲美。圖1傳統(tǒng)的SPICE與NanoSim的比較利用“快速NanoSim的高性能和強(qiáng)大能力SPICE”工具所提供源自于所采用的智能化分區(qū)技術(shù)，的高速度和大容量，以及將基于事件的模擬和基于時(shí)序設(shè)計(jì)師可以在晶體管的模擬相結(jié)合的技術(shù)。典型的級(jí)上對(duì)各個(gè)模塊進(jìn)行SPICE引擎將整個(gè)設(shè)計(jì)處理為一個(gè)模

4、擬，還可以對(duì)整個(gè)單塊集成電路，并在每個(gè)時(shí)間點(diǎn)對(duì)芯片進(jìn)行模擬。雖然所有的節(jié)點(diǎn)進(jìn)行模擬。而NanoSim圖2NanoSim所使用的器件模型這一方法提供了一個(gè)使用一種“分割解決”的方法(見圖142003.12電子設(shè)計(jì)應(yīng)用www.eaw.com.cnIC設(shè)計(jì)1)，設(shè)計(jì)過程根據(jù)不同的通道連接，統(tǒng)的硬件描自動(dòng)分割為較小的模塊。因此，任述語言。何給定的模塊或分區(qū)只有在輸入控Verilog-A語制節(jié)點(diǎn)被觸發(fā)時(shí)才能進(jìn)行模擬，所言允許用戶以并不是所有的模塊均能在每一個(gè)定義模擬行時(shí)間點(diǎn)得到模擬。對(duì)這些較小的模為，包括對(duì)圖3同一設(shè)計(jì)的兩種不同模擬視圖塊進(jìn)行獨(dú)立的模擬也有助于直流和系統(tǒng)和模塊瞬態(tài)的收斂。的高級(jí)

5、行為NanoSim通過在一定范圍應(yīng)用和結(jié)構(gòu)的描器件模型來達(dá)到精度與速度之間的述。Verilog-平衡，例如用于數(shù)字邏輯電路的分A語言模塊段線性(PWL)模型，以及用于模擬被用來以數(shù)偏置電路的精準(zhǔn)(ACC)模型，如圖學(xué)方式描述2所示。NanoSim能夠自動(dòng)檢測(cè)出設(shè)電路模塊的圖4采用SPICE頂層體系的混合信號(hào)的設(shè)計(jì)實(shí)例計(jì)中的各種電路結(jié)構(gòu)，例如模擬偏行為，即把置電路和數(shù)字單元，然后針對(duì)這些端口和參數(shù)加到實(shí)例化的模塊中。Verilog和VHDL語言的設(shè)計(jì)。電路結(jié)構(gòu)使用適當(dāng)?shù)钠骷Ｐ?。這Verilog-A語言可以對(duì)傳統(tǒng)的系NanoSim和VCS之間緊密的一點(diǎn)保證了設(shè)計(jì)中廣泛的頻率范統(tǒng)進(jìn)行描述

6、，也可以用于描述高級(jí)集成，提供了將門級(jí)電路的速度與圍，即從較高的模擬鎖相環(huán)、數(shù)字或信號(hào)流的系統(tǒng)。NanoSim通過模晶體管級(jí)的精度進(jìn)行靈活控制的能定制邏輯到混合信號(hào)電路，如數(shù)字?jǐn)M數(shù)字功能建模接口(ADFMI)對(duì)力。這種集成基于兩種工具直接的信號(hào)處理器，均可進(jìn)行準(zhǔn)確的模Verilog-A的擴(kuò)展，從而能夠開發(fā)出內(nèi)核間的優(yōu)化連接，將內(nèi)核同步對(duì)擬。通過對(duì)深亞微米，如和電壓相事件驅(qū)動(dòng)的離散模型。速度的影響降至最低。關(guān)的米勒效應(yīng)、串?dāng)_分析和地線反與其它基于SPICE的模擬器所NanoSim與VCS的集成采用了彈效應(yīng)進(jìn)行準(zhǔn)確的建模來保證接近進(jìn)行的對(duì)Verilog-A模塊的模擬相獨(dú)特的機(jī)理，在數(shù)模邊

7、界完成邏輯硅的工藝。比，NanoSim在速度上的優(yōu)勢(shì)是非到電壓以及電壓到邏輯的轉(zhuǎn)換。它NanoSim具有完整的時(shí)序和功常突出的，因?yàn)樗褂昧薔anoSim采用了電阻映射表來匹配用于數(shù)模耗診斷功能，便于進(jìn)行設(shè)計(jì)查錯(cuò)，相同的高速“快速SPICE”引擎。轉(zhuǎn)換的驅(qū)動(dòng)電阻，而MOSFET開啟并有助于在設(shè)計(jì)早期查明設(shè)計(jì)缺NanoSim對(duì)Verilog-A語言的支持為電阻用于匹配模數(shù)轉(zhuǎn)換的數(shù)字信號(hào)陷，以避免芯片的重新加工。設(shè)計(jì)師提供了一條在技術(shù)規(guī)范定義強(qiáng)度。用戶可以創(chuàng)建