fpga_asic-用verilog實(shí)現(xiàn)基于fpga的通用分頻器

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1、http://www.elecfans.com電子發(fā)燒友基礎(chǔ)設(shè)計(jì)http://bbs.elecfans.com電子技術(shù)論壇KnowledgeBase用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器■華北電力大學(xué)（北京）信息工程系/唐曉燕，梁光勝，王瑋在復(fù)雜數(shù)字邏輯電路設(shè)計(jì)中，經(jīng)常會(huì)用到多個(gè)不同的時(shí)基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會(huì)鐘信號(hào)。介紹一種通用的分頻器，可實(shí)現(xiàn)2～256之間的任意丟失，一定需要外加一片專用配置芯片，在上電的時(shí)候，由奇數(shù)、偶數(shù)、半整數(shù)分頻。首先簡(jiǎn)要介紹了FPG

2、A器件的特點(diǎn)這個(gè)專用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以和應(yīng)用范圍。接著介紹了通用分頻器的基本原理和分類，并正常工作，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常工作。也以分頻比為奇數(shù)7和半整數(shù)6.5的分頻器設(shè)計(jì)為例，介紹了有少數(shù)FPGA采用反熔絲或Flash工藝，對(duì)這種FPGA，就不需在QuartusII開(kāi)發(fā)軟件下，利用Verilog硬件描述語(yǔ)言來(lái)設(shè)計(jì)數(shù)要外加專用的配置芯片。字邏輯電路的過(guò)程和方法。FPGA（FieldprogrammableGatesArray，現(xiàn)場(chǎng)可編程門在數(shù)字邏輯電路設(shè)

3、計(jì)中，分頻器是一種基本電路。我們陣列）都是可編程邏輯器件，它們是在PAL、GAL等邏輯器常會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，在同一個(gè)設(shè)件基礎(chǔ)上發(fā)展起來(lái)的。同以往的PAL、GAL相比，F(xiàn)PGA/CPLD計(jì)中有時(shí)要求多種形式的分頻。通常由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)的規(guī)模比較大，適合于時(shí)序、組合等邏輯電路的應(yīng)用。它可聯(lián)構(gòu)成各種形式的偶數(shù)分頻和奇數(shù)分頻，實(shí)現(xiàn)較為簡(jiǎn)單。但以替代幾十甚至上百塊通用IC芯片。這種芯片具有可編程和對(duì)半整數(shù)分頻分頻實(shí)現(xiàn)較為困難。但在某些場(chǎng)合下，時(shí)鐘源實(shí)現(xiàn)方案容易改動(dòng)等特點(diǎn)。由于芯片內(nèi)

4、部硬件連接關(guān)系的描與所需的頻率不成整數(shù)倍關(guān)系，此時(shí)可采用小數(shù)分頻器進(jìn)行述可以存放在磁盤、ROM、PROM、或EPROM中，因而在可分頻。例如：時(shí)鐘源信號(hào)為130MHz，而電路中需要產(chǎn)生一個(gè)編程門陣列芯片及外圍電路保持不動(dòng)的情況下，換一塊20MHz的時(shí)鐘信號(hào)，其分頻比為6.5，因此根據(jù)不同設(shè)計(jì)的EPROM芯片，就能實(shí)現(xiàn)一種新的功能。它具有設(shè)計(jì)開(kāi)發(fā)周期需要，本文利用Verilog硬件描述語(yǔ)言，通過(guò)MAX+plusII開(kāi)短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)發(fā)平臺(tái)，使用Altera公司的

5、FLEX系列EPF10K10LC84-3型量穩(wěn)定以及實(shí)時(shí)在檢驗(yàn)等優(yōu)點(diǎn)，因此，可廣泛應(yīng)用于產(chǎn)品的FPGA，設(shè)計(jì)了一種能夠滿足上述各種要求的較為通用的分頻原理設(shè)計(jì)和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用門陣列、PLD和中器。小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA和CPLD器件。在現(xiàn)代電子系統(tǒng)中，數(shù)字系統(tǒng)所占的比例越來(lái)越大。系基于查找表（LUT)的FPGA的結(jié)構(gòu)特點(diǎn)統(tǒng)發(fā)展的越勢(shì)是數(shù)字化和集成化，而FPGA作為可編程ASIC（專用集成電路）器件，它將在數(shù)字邏輯系統(tǒng)中發(fā)揮越來(lái)越重查找表（Look-Up-Table

6、)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是一要的作用。個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。當(dāng)用戶通過(guò)原理通用分頻器基本原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫整數(shù)分頻包括偶數(shù)分頻和奇數(shù)分頻，對(duì)于偶數(shù)N分頻，通入RAM,這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一常是由模N/2計(jì)數(shù)器實(shí)現(xiàn)一個(gè)占空比為1：1的N分頻器，分個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可

7、。由頻輸出信號(hào)模N/2自動(dòng)取反。對(duì)于奇數(shù)N分頻，上述方法就于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是不適用了，而是由模N計(jì)數(shù)器實(shí)現(xiàn)非等占空比的奇數(shù)N分頻2006.5/電子與電腦127K基礎(chǔ)設(shè)計(jì)http://www.elecfans.com電子發(fā)燒友http://bbs.elecfans.com電子技術(shù)論壇nowledgeBase1、選擇異或門模塊half_select：modulehalf_select(sel,a,b,c);outputc;inputsel,a,b;圖1：半整數(shù)

8、分頻器電路組成xoru1(w,a,b);assignc=sel?w:a;器，分頻輸出信號(hào)取得是模N計(jì)數(shù)中的某一位（不同N值范（當(dāng)sel=‘1’時(shí)，clk_in與2分頻輸出異或，實(shí)現(xiàn)半整數(shù)圍會(huì)選不同位）。這種方法同樣適用于偶數(shù)N分頻，但占空比分頻；當(dāng)sel=‘0’時(shí)，只選通clk_in，實(shí)現(xiàn)整數(shù)分頻。）不總是1：1，只有2的n次方的偶數(shù)（如4、8、16等）分頻endmodule占空比才是1：1。這種方法對(duì)于奇數(shù)、偶數(shù)具有通用性。半整數(shù)分頻器也是在這種方法基礎(chǔ)上實(shí)現(xiàn)的。除了一個(gè)2、模N