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《fpga_asic-基于cpld、fpga的半整數(shù)分頻器的設計》由會員上傳分享，免費在線閱讀，更多相關內容在教育資源-天天文庫。
1、替換稿基于CPLD/FPGA的半整數(shù)分頻器的設計王蓉李偉民（九江職業(yè)技術學院，江西九江332007）摘要：簡要介紹了CPLD/FPGA器件的特點和應用范圍，并以分頻比為2.5和1.5的分頻器的設計為例，介紹了在MaxPlusII開發(fā)軟件下，利用VHDL硬件描述語言以及原理圖的輸入方式來設計數(shù)字邏輯電路的過程和方法。該設計具有結構簡單、實現(xiàn)方便、便于系統(tǒng)升級的特點。關鍵詞：FPGA；2.5分頻器；1.5分頻器；半整數(shù)分頻器。中圖分類號：TN772文獻標識碼：B文章編號：ThedesignoftheHalf-integerFrequ
2、encyDividerBasedonCPLD/FPGAWANGRONGLIWei-min(JiujiangVocational&TechnicalCollege,JiujiangCity,JiangxiProvince,332007)Abstract:IntroducedbrieflytheCPLD/FPGAcomponentcharacteristicandtheapplicationscope,andtakethefrequencydivisionratioas2.5and1.5frequencydividerdesigns
3、areexamples,introducedundertheMaxPlusIIdevelopmentsoftware,designsthenumerallogiccircuitusingtheVHDLhardwaredescriptionlanguageaswellastheschematicdiagraminputwaytheprocessandthemethod.Thisdesignhasthestructuresimply,therealizationconvenient,isadvantageousforthechara
4、cteristicwhichthesystempromotes.Keywords:FPGA;2.5frequencydividers;1.5frequencydividers;Half-integerfrequencydivider.1引言FPGA（FieldprogrammableGatesArray，現(xiàn)場可編程門陣列）適合于時序、組合等邏輯[1]電路的應用，具有設計開發(fā)周期短、可編程和實現(xiàn)方案容易改動以及質量穩(wěn)定等特點。隨著數(shù)字電子系統(tǒng)設計的不斷發(fā)展，系統(tǒng)的規(guī)模越來越大，系統(tǒng)內的時鐘也變得越來越復雜，這就對時鐘脈沖提出了更高
5、的要求。通常系統(tǒng)內部的各種時鐘信號是通過內部分頻器獲得的。盡管目前大部分設計中采用芯片廠家集成的鎖相環(huán)資源，但是對于要求奇數(shù)倍分頻（比如3、5等）、半整數(shù)分頻（比如2.5、3.5等），占空比50%的應用場合卻往往不能滿足要求。2小數(shù)分頻的原理小數(shù)分頻的原理是采用脈沖扣除法和鎖相環(huán)技術，先設計兩個不同分頻比的整數(shù)分頻[2]器，然后通過控制單位時間內兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。如設計一個分頻系數(shù)為6+1/3的分頻器時，可以將分頻器設計成2次7分頻，1次5分頻，這樣總的分頻值為：F=(2×7+1×5)／(2+1)
6、=6+1/3從這種實現(xiàn)方法的特點可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動較大，在設計中使用已經(jīng)非常少。當分頻系數(shù)為N-0.5(N為整數(shù))時，可控制扣除脈沖的時間，以使輸出成為一個穩(wěn)定的脈沖頻率。3N-0.5分頻器的設計進行N-0.5分頻一般需要對輸入時鐘先進行操作。首先進行模N的計數(shù)，在計數(shù)到N-1時，將輸出時鐘賦為1，而當回到計數(shù)0時，又賦為0，這樣，當計數(shù)值為N-1時，輸出時鐘才為1，[3]因此，只要保持計數(shù)值N-1為半個輸入時鐘周期，即可實現(xiàn)N-0.5分頻時鐘。因此，保持N-1為半個時鐘周期是設計的關
7、鍵。半整數(shù)分頻器的原理框圖如圖1所示。由圖1可以看出，半整數(shù)分頻器由模N計數(shù)器、異或門和一個2分頻器構成。在實現(xiàn)時，N分頻器可設計成帶預置的計數(shù)器，這樣可以實現(xiàn)任意分頻系數(shù)為N-0.5的分頻器。替換稿模N異或門2分頻器fff2N-1計數(shù)器N-0.5圖1半整數(shù)分頻器原理框圖采用VHDL硬件描述語言，可實現(xiàn)任意模N的計數(shù)器(其工作頻率可以達到160MHz以上)，并可生成模N邏輯電路。之后用原理圖輸入方式將模N邏輯電路、異或門和2分頻器連接起來，便可實現(xiàn)半整數(shù)(N-O．5)分頻器以及(2N-1)的分頻。當異或門帶控制端時，還可以通過控
8、制端實現(xiàn)N分頻器和2N分頻器?，F(xiàn)通過設計一個分頻系數(shù)為2.5的分頻器（N=3），給出用MaxplusII軟件設計半整數(shù)分頻器的一般方法。該2.5分頻器由模3計數(shù)器、異或門和T觸發(fā)器組成。3.1模3計數(shù)器的設計采用VHDL語言設計一個模3計數(shù)器，該計數(shù)器可產(chǎn)生一個
