systemc片上系統(tǒng)設(shè)計(jì)

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1、高等院校教材SystemC片上系統(tǒng)設(shè)計(jì)陳曦徐寧儀編著周祖成審定北京內(nèi)容簡(jiǎn)介SystemC是被實(shí)踐證明的優(yōu)秀的系統(tǒng)設(shè)計(jì)描述語(yǔ)言，它能夠完成從系統(tǒng)到門(mén)級(jí)、從軟件到硬件、從設(shè)計(jì)到驗(yàn)證的全部描述。SystemC2.01已作為一個(gè)穩(wěn)定的版本提交到IEEE，申請(qǐng)國(guó)際標(biāo)準(zhǔn)。本書(shū)為配合清華大學(xué)電子工程系SystemC相關(guān)課程的教學(xué)而編寫(xiě)。全書(shū)分9章，內(nèi)容包括：硬件描述語(yǔ)言的發(fā)展史；SystemC出現(xiàn)的歷史背景和片上系統(tǒng)設(shè)計(jì)方法學(xué)概述；SystemC的基本語(yǔ)法；SystemC的寄存器傳輸級(jí)設(shè)計(jì)和SystemC的可綜合語(yǔ)言子集，以

2、及根據(jù)作者設(shè)計(jì)經(jīng)歷歸結(jié)的RTL設(shè)計(jì)準(zhǔn)則和經(jīng)驗(yàn)；接口、端口和通道等SystemC行為建模的基礎(chǔ)、交易級(jí)建模和通信細(xì)化；SystemC的Master-Slave通信庫(kù)；一個(gè)SystemCTLM建模實(shí)例——片上總線系統(tǒng)；SystemC與VHDL/VerilogHDL的比較；SystemC的驗(yàn)證標(biāo)準(zhǔn)和驗(yàn)證方法學(xué)；SystemC開(kāi)發(fā)工具SystemC_win、WaveViewer等，以及使用MATLAB進(jìn)行SystemC算法模塊的驗(yàn)證。每一章都精心編寫(xiě)了課后習(xí)題以配合教學(xué)的需要。本書(shū)可作為大學(xué)電子設(shè)計(jì)自動(dòng)化（EDA）相關(guān)

3、課程教材，也可供電子工程技術(shù)人員作為SystemC設(shè)計(jì)、應(yīng)用開(kāi)發(fā)的技術(shù)參考書(shū)。本書(shū)豐富的實(shí)例源代碼特別適合初學(xué)者根據(jù)內(nèi)容實(shí)際運(yùn)行、體會(huì)，舉一反三，以掌握SystemC進(jìn)行應(yīng)用系統(tǒng)設(shè)計(jì)。書(shū)中全部源代碼可以從http://www.sciencep.com上獲得。圖書(shū)在版編目（CIP）數(shù)據(jù)SystemC片上系統(tǒng)設(shè)計(jì)/陳曦，徐寧儀編著.—北京：科學(xué)出版社，2003.10高等院校教材ISBN7-03-012292-5I.S…Ⅱ.①陳…②徐…Ⅲ.SystemC語(yǔ)言?程序設(shè)計(jì)?高等學(xué)校?教材Ⅳ.TP312中國(guó)版本圖書(shū)館CI

4、P數(shù)據(jù)核字（2003）第091861號(hào)責(zé)任編輯楊凱筱戎責(zé)任制作魏謹(jǐn)責(zé)任制印劉士平封面設(shè)計(jì)李力出版北京東黃城根北街16號(hào)郵政編碼：100717http://www.sciencep.com印刷北京東方科龍圖文有限公司制作http://www.okbook.com.cn科學(xué)出版社發(fā)行各地新華書(shū)店經(jīng)銷(xiāo)2004年1月第一版開(kāi)本：B5（720×1000）2004年1月第一次印刷印張：20印數(shù)：1～5000字?jǐn)?shù)：367000定價(jià)：30.00元（如有印裝質(zhì)量問(wèn)題，我社負(fù)責(zé)調(diào)換〈新欣〉）隨著集成電路制造技

5、術(shù)的發(fā)展，人們已經(jīng)可以將包括存儲(chǔ)器、信號(hào)采集和轉(zhuǎn)換電路、DSP、CPU核等模擬、數(shù)字和混合電路構(gòu)成的一個(gè)完整的電子系統(tǒng)集成到一個(gè)芯片上，從而產(chǎn)生了片上系統(tǒng)（SystemonChip）的概念。片上系統(tǒng)的核心技術(shù)是深亞微米的甚大規(guī)模集成電路制造技術(shù)和系統(tǒng)設(shè)計(jì)技術(shù)。一方面，電子系統(tǒng)越來(lái)越復(fù)雜；另一方面，其市場(chǎng)壽命也越來(lái)越短，一個(gè)新產(chǎn)品往往上市幾個(gè)月就被功能更新、更強(qiáng)大的產(chǎn)品代替了。這給電子設(shè)計(jì)帶來(lái)了嚴(yán)峻的挑戰(zhàn)。在傳統(tǒng)的設(shè)計(jì)方法中，首先由系統(tǒng)工程師進(jìn)行系統(tǒng)規(guī)范，進(jìn)行系統(tǒng)分割，接著硬件與軟件分開(kāi)設(shè)計(jì)。硬件使用硬件描述語(yǔ)言

6、如VHDL或者VerilogHDL實(shí)現(xiàn)，軟件使用C、C++或者匯編語(yǔ)言實(shí)現(xiàn)。軟件的設(shè)計(jì)往往要遲于硬件。這種設(shè)計(jì)方法的缺點(diǎn)是系統(tǒng)設(shè)計(jì)、硬件設(shè)計(jì)和軟件設(shè)計(jì)使用不同的語(yǔ)言，無(wú)法進(jìn)行軟硬件協(xié)同驗(yàn)證，系統(tǒng)驗(yàn)證成為制約設(shè)計(jì)效率的主要因素，迫切需要一種通用語(yǔ)言能夠完成從系統(tǒng)、軟件到硬件、門(mén)級(jí)各個(gè)層次的設(shè)計(jì)描述和驗(yàn)證，這就是系統(tǒng)設(shè)計(jì)語(yǔ)言（SystemLevelDescriptionLanguage）。當(dāng)前系統(tǒng)設(shè)計(jì)語(yǔ)言的發(fā)展方向有兩個(gè)。一是擴(kuò)展傳統(tǒng)的硬件描述語(yǔ)言VHDL和VerilogHDL，使它們支持抽象數(shù)據(jù)類(lèi)型，從而具有系統(tǒng)

7、描述能力。這方面比較突出的工作之一是由Accellera組織（OpenVerilogInternational組織和VHDLInternational組織合并成立的硬件描述語(yǔ)言發(fā)展組織）的SystemVerilog。二是擴(kuò)展傳統(tǒng)的軟件語(yǔ)言C和C++，使它們支持硬件描述。在SystemC出現(xiàn)之前已經(jīng)有很多這方面的工作比較成功。但這方面的工作最突出的就是SystemC。SystemC在Synopsys等一批大公司的支持下得到了很大的發(fā)展，它已經(jīng)成為很多EDA（電子設(shè)計(jì)自動(dòng)化）工具除VHDL和VerilogHDL之外

8、的第三種支持語(yǔ)言。由于其開(kāi)放性等特點(diǎn)，已經(jīng)得到全世界工程師的歡迎和認(rèn)可，許多大公司都推出了SystemC的開(kāi)發(fā)工具。SystemVerilog可以粗略地理解為是Verilog的超集。業(yè)界多數(shù)人認(rèn)為，如果它成為IEEE標(biāo)準(zhǔn)，很可能導(dǎo)致VHDL逐步退出歷史舞臺(tái)。同時(shí)業(yè)界也普遍認(rèn)為，SystemC與SystemVerilog剛好構(gòu)成互補(bǔ)的關(guān)系，“SystemVerilog的發(fā)展將會(huì)成為Sys