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《基于DSP和FPGA架構(gòu)PMD補(bǔ)償模塊設(shè)計(jì)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在工程資料-天天文庫(kù)。
1、基于DSP和FPGA架構(gòu)的PMD補(bǔ)償模塊設(shè)計(jì)許恒迎1,2，張霞1,2，韓繼廣1,2，?；劬?,2，白成林1,2*（1.聊城大學(xué)物理科學(xué)與信息工程學(xué)院；2.山東省光通信科學(xué)與技術(shù)重點(diǎn)實(shí)驗(yàn)室；山東聊城252059）摘要：為開(kāi)發(fā)實(shí)用的自適應(yīng)偏振模色散補(bǔ)償控制模塊，提出并實(shí)現(xiàn)了一種采用高性能浮點(diǎn)DSP專注于算法處理，EDMA進(jìn)行數(shù)據(jù)傳輸，F(xiàn)PGA進(jìn)行數(shù)據(jù)采集和邏輯控制的新型設(shè)計(jì)方案。詳細(xì)介紹了該模塊的硬件設(shè)計(jì)、工作過(guò)程和軟件設(shè)計(jì)，并對(duì)使用的粒子群優(yōu)化算法進(jìn)行了重點(diǎn)闡述。給出了模塊工作流程圖和算法流程圖。實(shí)驗(yàn)結(jié)果表明此模
2、塊對(duì)于二階PMD補(bǔ)償效果良好，相對(duì)于以前的補(bǔ)償模塊耗時(shí)更短。關(guān)鍵詞：偏振模色散補(bǔ)償；粒子群優(yōu)化算法；DSP；FPGA；中圖分類號(hào)：TN913.7文獻(xiàn)標(biāo)識(shí)碼：ATheDesignofPolarizationModeDispersionCompensationModuleBasedonDSPandFPGAArchitecturesXuHengying1,2,ZhangXia1,2,HanJiguang1,2,NiuHuijuan1,2,BaiChenglin1,2*(1.PhysicsScienceandInfor
3、mationEngineeringCollege,LiaoChengUniversity,LiaoChengShanDong;2.TheKeyLaboratoryofOpticalCommunicationsScience&TechnologyinShanDongProvince;China,252059)Abstract:TodevelopapracticaladaptivePMDcompensationcontrolmodule,anewdesignispresentedandimplementedwhic
4、huseshighperformancefloating-pointDSPfocusingonalgorithmprocessing,EDMAfordatatransmission,FPGAforlogiccontrolanddataacquisition.Themodule’shardwaredesign,workprocessandsoftwaredesignareintroduceddetailedly,especiallyusedparticleswarmoptimizationalgorithmise
5、laborated.Theworkflowchartofmoduleandthealgorithmflowchartarealsogiven.Fromtheexperimentresultwecanseethatthemodulehasagoodeffectforsecond-orderPMDcompensationandthecompensationtimeisevenshortercomparedtopreviouscompensationmodule.Keywords:PMDcompensation;PS
6、O；DSP；FPGA；11引言目前基于數(shù)字信號(hào)處理器(DSP)的偏振模色散(PMD)補(bǔ)償模塊普遍采用“DSP+A/D+D/A”模式[1]，模數(shù)轉(zhuǎn)換芯片(A/D)和數(shù)模轉(zhuǎn)換芯片(D/A)芯片開(kāi)始工作時(shí)需要DSP發(fā)出大量指令（以一次二階PMD補(bǔ)償循環(huán)為例，DSP一共需要發(fā)出3966條指令控制A/D和D/A），且DSP直接利用中央處理器(CPU)和數(shù)據(jù)總線讀取轉(zhuǎn)換數(shù)據(jù)大量消耗了CPU的時(shí)鐘周期，算法處理只能在數(shù)據(jù)傳輸完畢后進(jìn)行，加上DSP的工作頻率較低，這種補(bǔ)償模式使DSP的高速計(jì)算性能難以發(fā)揮，總補(bǔ)償耗時(shí)在750m
7、s左右，不能滿足實(shí)時(shí)性的要求[2]。為使DSP從大量控制和等待指令中解脫出來(lái)，專注于算法處理，減小補(bǔ)償耗時(shí)，本文提出并實(shí)現(xiàn)了一種使用高性能浮點(diǎn)DSP作為算法處理，增強(qiáng)型直接內(nèi)存存?。‥DMA）技術(shù)進(jìn)行數(shù)據(jù)傳輸，現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）控制A/D和D/A進(jìn)行數(shù)據(jù)采集與邏輯控制的自適應(yīng)PMD補(bǔ)償模塊設(shè)計(jì)方案，并且進(jìn)行了實(shí)驗(yàn)驗(yàn)證。2模塊硬件設(shè)計(jì)我們?cè)O(shè)計(jì)的模塊由DSP、FPGA、A/D和D/A芯片四部分組成。DSP開(kāi)發(fā)板型號(hào)為合眾達(dá)公司的SEED-DEC6713，板載一款32位的高性能浮點(diǎn)DSP-TMS320C67
8、13，主頻225MHz。FPGA芯片型號(hào)是Actel公司的ProASIC3A3p250，A/D采用AnalogDeviecs公司14位同步采樣芯片AD7865，D/A也采用該公司的12位數(shù)模轉(zhuǎn)換芯片AD5344，這三部分位于單獨(dú)設(shè)計(jì)的FPGA電路板上。DSP開(kāi)發(fā)板和FPGA開(kāi)發(fā)板利用90針的外部存儲(chǔ)器接口(EMIF)相連接。自適應(yīng)PMD補(bǔ)償控制模塊硬件設(shè)計(jì)框圖如圖1所示。下面就各部分硬
