fpga簡單的組合邏輯電路設(shè)計實驗報告

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1、上海電力學(xué)院實驗報告實驗課程名稱：FPGA應(yīng)用開發(fā)試驗實驗項目名稱：簡單的組合邏輯電路設(shè)計班級：姓名：學(xué)號：成績：________實驗時間：一、實驗?zāi)康?、掌握組合邏輯的設(shè)計方法。2、掌握組合邏輯電路的靜態(tài)測試方法。3、加深PLD設(shè)計的過程，并比較原理圖輸入和文本輸入的優(yōu)劣。二、實驗原理根據(jù)第三章學(xué)習(xí)的VHDL硬件描述語言來設(shè)計一定功能的電路。三、實驗步驟1、四舍五入判別電路設(shè)計一個四舍五入判別電路，其輸入為8421BCD碼，要求當(dāng)輸入大于或等于5時，判別電路輸出為1，反之為0。其VHDL描述語言為：時序仿真波形為：1、控?zé)綦娐吩O(shè)計四個開關(guān)控制

2、一盞燈的邏輯電路，要求合任一開關(guān)，燈亮；斷任一開關(guān)，燈滅。其VHDL描述語言為：功能仿真波形為：時序仿真波形：引腳分配：程序下載:之后在DE2上驗證，實驗結(jié)果與設(shè)計要求一致。1、優(yōu)先排隊電路設(shè)計一個優(yōu)先排隊電路，排隊優(yōu)先順序依次為A，B，C要求輸出端最高只能有一端為“1”，即只能為優(yōu)先級較高的輸入端對應(yīng)的輸出端為“1”。其VHDL描述語言為：功能仿真波形為：時序仿真波形：引腳分配：程序下載：在DE2上驗證，實驗結(jié)果與設(shè)計要求一致。實驗連線：1、四位撥碼開關(guān)連d0，d1，d2，d3信號對應(yīng)的管腳。Out1輸出信號管腳接LED燈。2、四位按鍵開關(guān)分

3、別連k0，k1，k2，k3信號對應(yīng)的管腳。y輸出信號管腳接LED燈。3、a,b,c信號對應(yīng)管腳分別連三個按鍵開關(guān)。輸出y1,y2,y3信號對應(yīng)的管腳分別連三個LED燈。五、實驗小結(jié)通過本次試驗，我掌握了組合邏輯的基本設(shè)計方法。能夠按照電路功能要求編寫出基本的VHDL硬件描述語言，能合理的分配輸入輸出引腳，并能夠在DE2上驗證編寫程序是否符合電路設(shè)計要求。當(dāng)然，一開始又有對軟件使用不熟練，也出現(xiàn)了一些問題，如引腳分配時未讓輸出對應(yīng)LED燈，但是在自己的努力和多次實驗的后，終于熟練起來。