《SOC 設(shè)計方法與實(shí)現(xiàn)》課程設(shè)計

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1、《SOC設(shè)計方法與實(shí)現(xiàn)》課程設(shè)計一、實(shí)驗負(fù)責(zé)人：二、實(shí)驗時間：2012.11.20—2012.12.14三、設(shè)計說明：設(shè)計一個數(shù)字信號處理器系統(tǒng)，其功能為：在8位微控Intel8051的控制下對輸入信號進(jìn)行數(shù)字濾波處理并根據(jù)輸入數(shù)據(jù)的大小產(chǎn)生一組控制液晶板的顯示。工作過程如下：（1）Intel8051是微處理器；（2）TH99CHLS是要實(shí)現(xiàn)的系統(tǒng)；（3）Display是一個液晶顯示板。它包括三個顯示區(qū)：一個時間顯示區(qū)，一個數(shù)字顯示區(qū)和一個由16個小方塊組成的信號幅度顯示，其結(jié)構(gòu)見下圖所示。對應(yīng)的管腳接高電平時，液晶板上的線段顯示；接低

2、電平時，線段消失。四、實(shí)驗?zāi)康模和瓿梢粋€數(shù)字系統(tǒng)的VerilogHDL描述和利用EDA工具的VerilogHDL仿真綜合環(huán)境對這一描述進(jìn)行仿真并綜合，完整地從事一個數(shù)字VLSI系統(tǒng)的設(shè)計過程，理解和掌握現(xiàn)代集成電路的設(shè)計流程、硬件描述語言綜合理論等高層次設(shè)計方法以及它和物理實(shí)現(xiàn)之間的關(guān)系，鞏固在理論課階段學(xué)習(xí)的相關(guān)知識。五、實(shí)驗設(shè)備：代碼輸入工具:QuartusII功能仿真:ModelSimSE6.2b綜合工具：DC，SynplifyPro8.6.2六、系統(tǒng)簡介：1、工作過程(1)在外部信號PEbar的控制下，芯片從端口in讀入一個八位

3、數(shù)據(jù)。(2)在(1)中輸入的數(shù)據(jù)與微處理器給出的另一個八位數(shù)據(jù)進(jìn)行按位“與”操作。(3)在(2)中處理過的數(shù)據(jù)經(jīng)數(shù)字濾波后從端口out輸出。(4)TH99CHLS內(nèi)部產(chǎn)生一組時間信號，包括時和分，其格式為：(hh:mm)。這組時間信號的初值由微處理器給出，微處理器可以隨時對時間信號進(jìn)行修改。(5)送往液晶顯示板的信號有三組：a.(4)中產(chǎn)生的時間信號，經(jīng)七段譯碼后從端口hour和minute送出；b.(3)中經(jīng)數(shù)字濾波的信號，在轉(zhuǎn)換成十進(jìn)制并做七段譯碼后，百位經(jīng)端口d00，十位經(jīng)端口d10，個位經(jīng)端口d01送出；c.(3)中經(jīng)數(shù)字波的信

4、號，在經(jīng)過壓縮后通過端口ap送出。2、數(shù)字濾波器數(shù)字濾波器的轉(zhuǎn)移函數(shù)為：濾波器的系數(shù)B0，B1，...，B6均由微處理器給出。微處理器可以根據(jù)需要修改這些系數(shù)。3、模塊說明根據(jù)功能分析，將整個系統(tǒng)分為8個模塊。各個模塊對應(yīng)的源文件和功能描述如下表所示。模塊名稱對應(yīng)源文件功能說明decoderdecoder.v將四位二進(jìn)制譯碼為LED顯示。輸入4bit，輸出為7bit直接驅(qū)動顯示裝置，為組合邏輯。H2DH2D.v進(jìn)行16進(jìn)制到十進(jìn)制的轉(zhuǎn)換。輸入為8bit無符號數(shù)，輸出為百，十，個位數(shù)字(其中每個數(shù)字4bit位寬)，同樣為組合邏輯decod

5、er_4X16decoder_4X164-16譯碼器，主要是將經(jīng)過y=sqrt(x)壓縮后的數(shù)據(jù)送至顯示設(shè)備。輸入4bit，輸出16bit，組合邏輯。sqrt_lutsqrt_lut.v主要實(shí)現(xiàn)y=sqrt(x)的運(yùn)算。主要是通過比較和查找表方式實(shí)現(xiàn)。輸入8bit，輸出4bit。時序邏輯，一個時鐘周期。mul8b_shiftadd_fsmmul8b_shiftadd_fsm.v乘法器設(shè)計。通過移位加的方式實(shí)現(xiàn)。內(nèi)部通過狀態(tài)機(jī)實(shí)現(xiàn)。完成一次乘法需要8個時鐘周期timer_clktimer_clk.v時間時鐘模塊，主要是根據(jù)系統(tǒng)時鐘計算秒。

6、通過計數(shù)器級聯(lián)的方式實(shí)現(xiàn)。filterfilter.v這是整個系統(tǒng)比較核心的部分。主要實(shí)現(xiàn)濾波器的設(shè)計和與微處理器的接口時序設(shè)計。接口需要三態(tài)控制，并且要注意讀寫信號的控制，濾波器采用并行設(shè)計，用面積換取速度。TH99CHLSTH99CHLS.v頂層元件例化。主要是將上述各個模塊進(jìn)行組合。整個功能框圖如下：七、行為描述及仿真結(jié)果下面是測試用的模塊介紹，模擬TH99CHLS外圍的單片機(jī)、控制信號和數(shù)據(jù)輸入等：模塊名稱對應(yīng)的源文件功能說明osc_rstosc_rst.v產(chǎn)生時鐘頻率和復(fù)位信號fir_tbfir_tb.v濾波器數(shù)據(jù)的輸入wr_

7、rdwr_rd.v單片機(jī)WR,RD信號的模擬mcumcu.v主要是模擬單片機(jī)對TH99CHLS芯片的控制，包括寄存器的讀入與讀出等一系列操作top_testtop_test.v頂層測試文件，主要是進(jìn)行元件例化ModelSimSE功能仿真結(jié)果波形圖如下：第一張圖為前0-7us,第二張圖為7us-15us.詳細(xì)圖形見source中的1.bmp和2.bmp.也可以查看其下的vsim.wlf(需要安裝modelsim)。此圖為對TH99CHLS芯片內(nèi)部b0-b6(濾波器系數(shù))寄存器的操作和對mini,hour寄存器初始化的操作仿真結(jié)果。八、綜合

8、結(jié)果及分析Synplify綜合結(jié)果如下：DC綜合結(jié)果如下：九、所占用的資源和數(shù)據(jù)通道分析該系統(tǒng)所占用的資源如下：在濾波器設(shè)計中，并沒有采用乘法器的復(fù)用，而是采用了多個乘法器的復(fù)制，犧牲面積來換取速讀的提高。