Quartus II 13.1與自帶modelsim_Altera 10.0d仿真軟件的聯(lián)調(diào)

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1、QuartusII13.1與自帶modelsim_Altera10.0d仿真軟件的聯(lián)調(diào)Step11、編寫(xiě)好Verilog代碼后，編譯（點(diǎn)），直到?jīng)]有錯(cuò)誤為止；2、接下來(lái)生成testbench文件，Processing?Start?StartTestBenchTemplateWriter,注意下方Message欄中，EDANetlistWriter是否生成成功,成功的提示如下：Step21、接下來(lái)完成調(diào)用modelsim_Altera10.0d的設(shè)置1.首先要在quartus2中正確填入modelsim程序的地址：To

2、ols?Options?General?EDAToolOptions,如下圖：1.因?yàn)槲艺{(diào)用的是Modelsim-Altera，所以填入Modelsim-Altera程序所在地址：D:altera13.1modelsim_asewin32aloem（注：一般只是盤(pán)符不一樣，我裝在D盤(pán)，如果你裝在C盤(pán)，那地址就是C:altera13.1modelsim_asewin32aloem）2.接下來(lái)，就是正確載入測(cè)試文件了，載入前，先要修改testbench：（測(cè)試文件只是模板，要自己加入時(shí)鐘信號(hào)，輸入信號(hào)，即

3、添加激勵(lì)，否則無(wú)法出現(xiàn)仿真波形）Assignments?Settings出現(xiàn)如下界面：i.勾選下圖的小方格，當(dāng)在Quartus中編譯快完成時(shí)，自帶調(diào)出Modelsim_Altera；ii.如果你的代碼是用Verilog寫(xiě)的，則此處要選VerilogHDL；i.下面這個(gè)選項(xiàng)是仿真時(shí)間單位：`timescale??仿真時(shí)間單位/時(shí)間精度（eg:`timescale??100ns/10ns）仿真時(shí)間單位和時(shí)間精度，就比如常見(jiàn)的刻度尺，仿真時(shí)間單位以cm為單位，時(shí)間精度以mm為單位，所以仿真時(shí)間單位是大于或等于時(shí)間精度的。i

4、i.選擇Compiletestbench，點(diǎn)TestBenches…iii.出現(xiàn)下圖，點(diǎn)New…i.出現(xiàn)下圖：ii.先填寫(xiě)下圖，點(diǎn)Filename空格旁的，添加生成的Testbench文件，格式是.vt,點(diǎn)Add完成添加。此文件在你所建工程的simulation/modelsim/目錄下，可在下圖的Outputdirectory下修改：i.接下來(lái)填下面兩個(gè)空白欄：Testbenchname處填入你的測(cè)試文件名：XXXXXXXXX.vtToplevelmoduleintestbench處填入測(cè)試文件的頂層模塊名，即下圖

5、的bitwise_xor_vlg_tst（這是我的頂層名，當(dāng)然你的也可以是別的名字）（用quartus打開(kāi)該格式為.vt的測(cè)試文件，即可看到）。ii.設(shè)置完后，點(diǎn)OK（有3個(gè)）即可進(jìn)行仿真了。Step3進(jìn)入到quartus界面，點(diǎn)編譯即可，得到下圖：注意左下方圖，在編譯到99%時(shí)，調(diào)用Modelsim_Altera,出現(xiàn)仿真圖，如下：注意：此時(shí)程序進(jìn)入modelsim中運(yùn)行，當(dāng)你截下你所需要的波形后，關(guān)閉modelsim窗口，程序跳回quartus中繼續(xù)執(zhí)行，若不關(guān)閉modelsim窗口，quartus中的編譯暫停。