quartus ii調(diào)用modelsim仿真方法

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1、方法1：在quartusii11.0環(huán)境下，編輯生成并修改quartus生成的testbench文件，采用手動(dòng)設(shè)置激勵(lì)形成波形（有很多缺陷）。具體步驟：1.新建工程在test目錄下創(chuàng)建工程fulladder然后直接finish;2.編寫VHDL：New一個(gè)VHDLFILE,輸入代碼：libraryieee;useieee.std_logic_1164.all;ENTITYfulladderISPORT(a,b,cin:INSTD_LOGIC;?s,cout:OUTSTD_LOGIC);ENDfulladder;ARCHITECTUREfulladderOFfu

2、lladderISBEGINs<=aXORbXORcin;cout<=(aANDb)OR(aANDcin)OR(bANDcin);ENDfulladder;保存在test目錄下，文件名為默認(rèn)fulladder。3.?在Quartes?II?11.0界面菜單欄中選擇?Tools-->options選項(xiàng)卡中選中EDA?tool?options,在該選項(xiàng)卡中下面的ModelSim-Altera一項(xiàng)指定安裝路徑為（如d:/Altera/11.0/modelsim_ae/win32aloem)4.在Quartes?II?11.0界面菜單欄中選擇Assignments->

3、Settings。選中該界面下EDA?Tool?settings中的Simulation一項(xiàng)；Tool?name中選擇ModelSim-Altera;Format?for?output?netlist中選擇開發(fā)語言的類型VHDL或其它,如圖：然后點(diǎn)擊APPLY應(yīng)用和OK。5.設(shè)置完成后，編譯工程：在Quartus?II?11.0界面菜單欄中選擇菜單欄選擇Processing-->startCompilation，等待編譯，無錯(cuò)后會(huì)在test目錄下生成simulation目錄，執(zhí)行下一步。6.在Quartus?II?11.0界面菜單欄中選擇菜單欄Tools中的R

4、un?EDA?Simulation?Tool-->EDA?RTL?Simulation?進(jìn)行行為級(jí)仿真，接下來就可以看到ModelSim-Altera?6.6d的運(yùn)行界面7.modelsim界面菜單欄中選擇Compile-->compile...,彈出窗口中選擇test/simulation/modelsim/fulladder.vho文件，點(diǎn)擊compile,然后點(diǎn)擊done.在Library窗口中可以展開work/fulladder可以看到：8.雙擊fulladder載入9.此時(shí)，在作為輸入的端口對(duì)象上點(diǎn)右鍵，選擇createwave創(chuàng)建波形，作為輸出的端

5、口上點(diǎn)右鍵選擇add-->towave-->slectedsignals,添加到波形窗口中，然后運(yùn)算即可仿真方法2：在quartusii11.0環(huán)境下，調(diào)用modelsim仿真，并修改quartus生成的testbench文件，提供激勵(lì)形成波形。具體步驟：（前5步同上）1.新建工程2.編寫VHDL3.?在Quartes?II?11.0界面菜單欄中選擇?Tools-->options選項(xiàng)卡中選中EDA?tool?options,在該選項(xiàng)卡中下面的ModelSim-Altera一項(xiàng)指定安裝路徑為（如d:/Altera/11.0/modelsim_ae/win32a

6、loem)4.在Quartes?II?11.0界面菜單欄中選擇Assignments->Settings。選中該界面下EDA?Tool?settings中的Simulation一項(xiàng)；Tool?name中選擇ModelSim-Altera;Format?for?output?netlist中選擇開發(fā)語言的類型VHDL或其它。5.設(shè)置完成后，編譯工程：在Quartus?II?11.0界面菜單欄中選擇菜單欄選擇Processing-->start?Compilation，等待編譯，無錯(cuò)后會(huì)在test目錄下生成simulation目錄，執(zhí)行下一步。6.生成testbe

7、nch文件，Processing-->start-->starttestbenchtemplatewrite執(zhí)行如圖：會(huì)在?test/simulation/modelsim下生成fulladder.vht?文件7.打開test/simulation/modelsim/fulladder.vht文件（注意文件類型）LIBRARYieee;??????????????????????????????????????????????USEieee.std_logic_1164.all;???????????????????????????????ENTITYfull

8、adder_vhd_tstISENDf