基于FPGA的偽隨機(jī)碼的曼徹斯特編譯碼

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1、基于FPGA的曼徹斯特編譯碼設(shè)計與實現(xiàn)摘要隨著科學(xué)技術(shù)的進(jìn)步，現(xiàn)代戰(zhàn)爭樣式向信息戰(zhàn)形式發(fā)展。現(xiàn)代戰(zhàn)爭勝負(fù)對于信息獲取的依賴程度前所未有的提高。在現(xiàn)代戰(zhàn)爭中，若己方的通訊交流方式早敵軍破獲，則地方將獲取己方部隊動向或?qū)嵤┬畔⒏蓴_。將會使部隊陷入極其危險地境地中。因此，信息戰(zhàn)對通訊加密手段的要求極高。偽隨機(jī)序列(Pseudo-noiseSequence)又稱偽噪聲或偽隨機(jī)碼,具有類似隨機(jī)信號的一些統(tǒng)計特性，但又是有規(guī)律的,容易產(chǎn)生和復(fù)制的。最大t度線性移位寄存器序列(m序列)是保密通信中非常重要的一種偽隨機(jī)序列，它具有隨機(jī)性、規(guī)律性及較好的自相關(guān)和互相關(guān)性，而且密鑰量很大。利用m序列加密數(shù)字信號

2、，使加密后的信號在攜帶原始信息的同時貝有偽噪聲的特點，以達(dá)到在信號傳輸?shù)倪^程中隱藏信息的目的;在信號接收端，再次利用m序列加以解密，恢復(fù)出原始信號。這樣，通過對m序列的應(yīng)用，將大大的提高通訊的保密程度和防竊取能力。這樣的通訊手段被稱為擴(kuò)展頻譜通信關(guān)鍵詞：偽隨機(jī)碼；曼徹斯特編譯碼；FPGA1.前言曼徹斯特碼(Manchestercode)，乂稱裂相碼，雙向碼，是一種自同步的編碼方式，即時鐘同步信號隱藏在數(shù)據(jù)波形中，亦即在傳輸代碼信息的同時，也將時鐘同步信號一起傳輸?shù)綄Ψ?。另外，曼徹斯特碼毎位編碼中有一跳變，不存在直流分量。因此該碼具有口同步能力和良好的抗干擾性能。曼徹斯特編碼(Manchest

3、erEncoding),也叫做相位編碼(PE),是一個同步時鐘編碼技術(shù)，被物理層使用來編碼一個同步位流的時鐘和數(shù)據(jù)。曼徹斯特編碼被用在以太網(wǎng)媒介系統(tǒng)中。曼徹斯特編碼提供一個簡單的方式給編碼簡單的二進(jìn)制序列而沒有長的周期和轉(zhuǎn)換級別，因而防止時鐘同步的丟失，或來白低頻率位移在貧乏補(bǔ)償?shù)哪M鏈接位錯誤。FPGA采用了邏輯單元陣列LCA(LogicCel1Array)這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB(ConfigurableLogicBlock)＞輸入輸出模塊IOB(InputOutputBlock)和內(nèi)部連線(Interconnect)三個部分?，F(xiàn)場可編程門陣列(FPGA)是可編程器件，

4、與傳統(tǒng)邏輯電路和門陣列(如PAL,GAL及CPLD器件)相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表(16X1RAM)來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O,由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基木邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程。2.系統(tǒng)設(shè)計理論分析本次課程設(shè)計是基于FPGA曼

5、徹斯特碼編碼器的軟件設(shè)計和實現(xiàn)。技術(shù)上采用FPGA作為硬件平臺，為了使FPGA器件能順利完成曼徹斯特碼的編碼任務(wù),它應(yīng)該包括這樣幾個部分：1.偽隨機(jī)碼產(chǎn)生器2.曼徹斯特編碼器3.曼徹斯特譯碼器4.四分頻器QuartusU借助EDA工具屮的編譯器、綜合器、適配器、時序仿真器和編程器等工具進(jìn)行相應(yīng)的處理，才能使已完成的設(shè)計在FPGA上進(jìn)行碩件實現(xiàn)并得到測試結(jié)果。EDA工具冇多種途徑完成目標(biāo)系統(tǒng)的輸入，如HDL文本輸入方式、原理圖輸入方式、狀態(tài)圖輸入方式以及混合輸入方式等。相對而言，HDL文本輸入方式是最基本也是最直接的輸入方式。將通過實例具體介紹基于QuartusII的VHDL文本輸入流程，包插

6、設(shè)計的輸入、綜合、適配、仿真測試和編程下載等。2.方案論證及選擇3.1方案一實現(xiàn)上述四個模塊可以用Quartus軟件中的原理圖編輯功能進(jìn)行各個模塊的設(shè)計，然后進(jìn)行元件封裝進(jìn)行連接實現(xiàn)系統(tǒng)整體設(shè)計。但是由于Quartus軟件所提供的基本元件有限不能滿足本次課程設(shè)計要求。故不采用原理圖方案。3.2方案二由VHDL硬件描述語言的強(qiáng)大功能可以運用VHDL語言對各個模塊的功能進(jìn)行功能描述，使得各個模塊能夠?qū)崿F(xiàn)各口的了功能。與原理圖編輯類似，將用VHDL語言描述的各個子模塊進(jìn)行兀件封裝以便用例化語句進(jìn)行調(diào)用。此方案可以減少原理圖設(shè)計時的線路連接的繁瑣工作，可以方便的進(jìn)行功能的改變和錯誤檢查。故木次設(shè)計選

7、擇VHDL語言進(jìn)行功能描述完成設(shè)計要求。4.系統(tǒng)模塊設(shè)計與分析4.1偽隨機(jī)序列模塊由實驗要求需要產(chǎn)生的偽隨機(jī)序列滿足特征方程：f=l+xJ+x*+xr+x'8。由特征方程的表達(dá)式可知線性反饋移位寄存器的抽頭位置分別在cO,c5,c90并且c5和c9進(jìn)行異或運算作為輸入輸入給D8o根據(jù)功能要求用VHDL語言進(jìn)行描述。在進(jìn)行軟件設(shè)計時可以通過使能端控制對c0-c8進(jìn)行初始設(shè)置，并且在時鐘控制下按照程序設(shè)置運行程序