《數(shù)字系統(tǒng)設(shè)計方法》PPT課件

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1、二、數(shù)字系統(tǒng)設(shè)計方法大規(guī)?？删幊唐骷夹g(shù)課程安排一、可編程邏輯器件基礎(chǔ)二、數(shù)字系統(tǒng)設(shè)計方法三、VerilogHDL硬件描述語言四、開發(fā)軟件介紹五、應(yīng)用實驗六、考核方式二、數(shù)字系統(tǒng)設(shè)計方法1EDA技術(shù)及其發(fā)展2數(shù)字系統(tǒng)設(shè)計技術(shù)3FPGA/CPLD的設(shè)計流程4常用的EDA軟件工具5EDA技術(shù)的發(fā)展趨勢1.EDA技術(shù)及其發(fā)展1.1EDA技術(shù)的發(fā)展EDA（ElectronicDesignAutomation）就是以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以PLD器件或者ASIC專用集成電路為目標器件設(shè)計實現(xiàn)電路系統(tǒng)的一種技術(shù)。1.EDA技術(shù)及其發(fā)展1.1EDA技術(shù)的發(fā)展1．CAD（Compu

2、terAidedDesign）設(shè)計后端使用的工具（布局、布線、版圖繪制）2．CAE（ComputerAidedEngineering）設(shè)計前端使用得工具（HDL仿真、邏輯綜合、時序分析）3．EDA（ElectronicDesignAutomation）涉及到設(shè)計的各個階段1.EDA技術(shù)及其發(fā)展1.2EDA技術(shù)的應(yīng)用范疇1.EDA技術(shù)及其發(fā)展1.3EDA技術(shù)的新發(fā)展在FPGA上實現(xiàn)DSP應(yīng)用嵌入式處理器軟核的成熟電子技術(shù)領(lǐng)域全方位融入EDA技術(shù)更大規(guī)模的FPGA和CPLD器件不斷推出IP核的廣泛應(yīng)用高級硬件描述語言的出現(xiàn)1.EDA技術(shù)及其發(fā)展1.4現(xiàn)代EDA技術(shù)的特征（1）采用硬件描述語言（

3、HDL）進行設(shè)計（2）邏輯綜合與優(yōu)化（3）開放性和標準化（4）更完備的庫（Library）2.數(shù)字系統(tǒng)設(shè)計技術(shù)2.1Top-down設(shè)計Top-down的設(shè)計須經(jīng)過“設(shè)計—驗證—修改設(shè)計—再驗證”的過程，不斷反復(fù)，直到結(jié)果能夠?qū)崿F(xiàn)所要求的功能，并在速度、功耗、價格和可靠性方面實現(xiàn)較為合理的平衡。2.數(shù)字系統(tǒng)設(shè)計技術(shù)Top-down設(shè)計舉例2.數(shù)字系統(tǒng)設(shè)計技術(shù)2.2Bottom-up設(shè)計Bottom-up設(shè)計，即自底向上的設(shè)計，由設(shè)計者調(diào)用設(shè)計庫中的元件(如各種門電路、加法器、計數(shù)器等)，設(shè)計組合出滿足自己需要的系統(tǒng)缺點：效率低、易出錯2.數(shù)字系統(tǒng)設(shè)計技術(shù)2.3IP核與SOC設(shè)計IP（Int

4、ellectualProperty）：原來的含義是指知識產(chǎn)權(quán)、著作權(quán)，在IC設(shè)計領(lǐng)域指用于ASIC、ASSP和PLD等當中，并且是預(yù)先設(shè)計好的電路模塊。IP核（IP模塊）：指功能完整，性能指標可靠，已驗證的、可重用的電路功能模塊。IP復(fù)用（IPreuse）2.數(shù)字系統(tǒng)設(shè)計技術(shù)2.3IP核與SOC設(shè)計軟核--是用HDL文本形式提交給用戶，它經(jīng)過RTL級設(shè)計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。固IP--介于軟核和硬核之間，除了完成軟核所有的設(shè)計外，還完成了門級電路綜合和時序仿真等設(shè)計環(huán)節(jié)。一般以門級電路網(wǎng)表的形式提供給用戶。硬IP--基于半導(dǎo)體工藝的物理設(shè)計，已有固定的拓撲布局和具

5、體工藝，并已經(jīng)過工藝驗證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件。2.數(shù)字系統(tǒng)設(shè)計技術(shù)2.3IP核與SOC設(shè)計SOC：SYSTEMONaCHIP3.FPGA/CPLD的設(shè)計流程3.1FPGA/CPLD的開發(fā)流程3.2設(shè)計輸入3.FPGA/CPLD的設(shè)計流程1.原理圖輸入(Schematicdiagrams)2、硬件描述語言(HDL文本輸入)（1）ABEL-HDL（2）AHDL（3）VHDL（4）VerilogHDLIEEE標準硬件描述語言與軟件編程語言有本質(zhì)的區(qū)別3.3功能仿真3.FPGA/CPLD的設(shè)計流程前仿真，不考慮延時信息驗證電路功能與結(jié)構(gòu)是否符合

6、設(shè)計要求使用專用的仿真工具3.3綜合（synthesize)3.FPGA/CPLD的設(shè)計流程將較高層次的設(shè)計描述自動轉(zhuǎn)化為較低層次描述的過程◆行為綜合：從算法表示、行為描述轉(zhuǎn)換到寄存器傳輸級（RTL）◆邏輯綜合：RTL級描述轉(zhuǎn)換到邏輯門級（包括觸發(fā)器）◆版圖綜合或結(jié)構(gòu)綜合：從邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到PLD器件的配置網(wǎng)表表示綜合器是能夠自動實現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或HDL語言描述的電路功能轉(zhuǎn)化為具體電路結(jié)構(gòu)網(wǎng)表的工具3.3綜合（synthesize)3.FPGA/CPLD的設(shè)計流程C、ASM...程序CPU指令/數(shù)據(jù)代碼：0100101000101100軟件程序編譯器C

7、OMPILER軟件編譯器和硬件綜合器區(qū)別VHDL/VERILOG.程序硬件描述語言綜合器SYNTHESIZER為ASIC設(shè)計提供的電路網(wǎng)表文件（a）軟件語言設(shè)計目標流程（b）硬件語言設(shè)計目標流程3.4適配（Fitter）3.FPGA/CPLD的設(shè)計流程將綜合生成的邏輯網(wǎng)表根據(jù)具體的FPGA/CPLD器件進行配置——實現(xiàn)布局與布線（PAR，PlaceAndRoute）面積與速度的平衡生成文件：仿真文件、編程文件必須使用器件