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《硬件描述語(yǔ)言及器件2(侯伯亨版)》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、適合班級(jí)：0906024109060242教學(xué)東區(qū)01107H第二課VHDL語(yǔ)言程序基本結(jié)構(gòu)VHDL標(biāo)識(shí)符（Identifiers）基本標(biāo)識(shí)符由字母、數(shù)字和下劃線組成第一個(gè)字符必須是字母最后一個(gè)字符不能是下劃線不允許連續(xù)2個(gè)下劃線保留字(關(guān)鍵字)不能用于標(biāo)識(shí)符大小寫(xiě)是等效的VHDL大小寫(xiě)不敏感eqcomp4.vhd包實(shí)體構(gòu)造體文件名和實(shí)體名一致每行；結(jié)尾關(guān)鍵字begin關(guān)鍵字end后跟實(shí)體名關(guān)鍵字end后跟構(gòu)造體名庫(kù)--eqcomp4isafourbitequalitycomparatorLibraryIEEE;useIEEE.std_logic_
2、1164.all;entityeqcomp4isport(a,b:instd_logic_vector(3downto0);equal:outstd_logic);endeqcomp4;architecturedataflowofeqcomp4isbeginequal<=‘1’whena=belse‘0’;Enddataflow;VHDL語(yǔ)言的五個(gè)部分實(shí)體（Entity）：描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)；構(gòu)造體或構(gòu)造體（Architecture）：描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；配置（Configuration）：從庫(kù)中選取所需單元組成系統(tǒng)設(shè)計(jì)的不同版本
3、；包（Package）：存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序；庫(kù)（Library）：存放已經(jīng)編譯的實(shí)體、構(gòu)造體、包、配置。VHDL程序的基本結(jié)構(gòu)實(shí)體：VHDL語(yǔ)言的硬件抽象。它表示具有明確的輸入、輸出的硬件設(shè)計(jì)的一部分。構(gòu)造體：指定設(shè)計(jì)實(shí)體輸入和輸出之間的行為、邏輯關(guān)系或功能。VHDL程序的基本結(jié)構(gòu)多次使用低層次實(shí)體多個(gè)頂層結(jié)構(gòu)體使用同一個(gè)實(shí)體實(shí)體（Entity）描述此設(shè)計(jì)功能輸入輸出端口（Port）在層次化設(shè)計(jì)時(shí)，Port為模塊之間的接口在芯片級(jí)，則代表具體芯片的管腳abscoEntityaddr1isport(a,b:inbit;s,
4、co:outbit);endaddr1;實(shí)體說(shuō)明的語(yǔ)法示格式entity實(shí)體名is【generic（類型說(shuō)明）】--定義端口大小，IO引腳分配port（信號(hào)名：模式信號(hào)類型；信號(hào)名：模式信號(hào)類型；…信號(hào)名：模式信號(hào)類型)；end實(shí)體名；實(shí)體－－端口的模式輸入（Input）：clk、reset、en、addr等輸出（Output）：輸出信號(hào)，不能內(nèi)部引用雙向（Inout）：可代替所有其他模式，用于設(shè)計(jì)雙向總線緩沖（Buffer）：與Output類似，但允許該管腳名作為一些邏輯的輸入信號(hào)不定（Linkage）：不定方向，哪個(gè)方向都可連接Out與Buff
5、er的區(qū)別Entitytest1isport(a:instd_logic;b,c:outstd_logic);endtest1;architectureaoftest1isbeginb<=not(a);c<=b;--Errorenda;Entitytest2isport(a:instd_logic;b:bufferstd_logic;c:outstd_logic);endtest2;architectureaoftest2isbeginb<=not(a);c<=b;enda;使用out還是使用bufferout允許對(duì)應(yīng)多個(gè)信號(hào)：addr：outst
6、d_logic_vector(3downto0);buffer只允許對(duì)應(yīng)一個(gè)信號(hào)：addr(0):bufferstd_logic;addr(1):bufferstd_logic;addr(2):bufferstd_logic;addr(3):bufferstd_logic;當(dāng)一個(gè)構(gòu)造體用buffer說(shuō)明輸出端口時(shí)，與其連接的另一個(gè)構(gòu)造體端口也使用buffer；對(duì)于out，沒(méi)有上述要求信號(hào)數(shù)據(jù)類型數(shù)據(jù)類型是內(nèi)部的或用戶定義的信號(hào)類型。常用數(shù)據(jù)類型：bit、bit_vector、boolean、integer、枚舉型兩類重要的數(shù)據(jù)類型（實(shí)際工程應(yīng)用）：
7、std_logic、std_logic_vector。信號(hào)之間賦值，必須首先保證信號(hào)的數(shù)據(jù)類型相同。例3-2不同的數(shù)據(jù)類型說(shuō)明libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitymuisport(d0,d1,sel:instd_logic;q:outstd_logic;bus:outstd_logic_vector(7downto0));endmu;例3-1較完整的端口說(shuō)明port(d0,d1,
8、sel:inbit;q:outbit;bus:outbit_vector(7downto0));構(gòu)造體（Architect
