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《硬件描述語言及器件2(侯伯亨版).ppt》由會員上傳分享，免費在線閱讀，更多相關內(nèi)容在教育資源-天天文庫。
1、適合班級：0906024109060242教學東區(qū)01107H第二課VHDL語言程序基本結構VHDL標識符（Identifiers）基本標識符由字母、數(shù)字和下劃線組成第一個字符必須是字母最后一個字符不能是下劃線不允許連續(xù)2個下劃線保留字(關鍵字)不能用于標識符大小寫是等效的VHDL大小寫不敏感eqcomp4.vhd包實體構造體文件名和實體名一致每行；結尾關鍵字begin關鍵字end后跟實體名關鍵字end后跟構造體名庫--eqcomp4isafourbitequalitycomparatorLibr
2、aryIEEE;useIEEE.std_logic_1164.all;entityeqcomp4isport(a,b:instd_logic_vector(3downto0);equal:outstd_logic);endeqcomp4;architecturedataflowofeqcomp4isbeginequal<=‘1’whena=belse‘0’;Enddataflow;VHDL語言的五個部分實體（Entity）：描述所設計的系統(tǒng)的外部接口信號；構造體或構造體（Architecture）
3、：描述系統(tǒng)內(nèi)部的結構和行為；配置（Configuration）：從庫中選取所需單元組成系統(tǒng)設計的不同版本；包（Package）：存放各設計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序；庫（Library）：存放已經(jīng)編譯的實體、構造體、包、配置。VHDL程序的基本結構實體：VHDL語言的硬件抽象。它表示具有明確的輸入、輸出的硬件設計的一部分。構造體：指定設計實體輸入和輸出之間的行為、邏輯關系或功能。VHDL程序的基本結構多次使用低層次實體多個頂層結構體使用同一個實體實體（Entity）描述此設計功能輸入輸出
4、端口（Port）在層次化設計時，Port為模塊之間的接口在芯片級，則代表具體芯片的管腳abscoEntityaddr1isport(a,b:inbit;s,co:outbit);endaddr1;實體說明的語法示格式entity實體名is【generic（類型說明）】--定義端口大小，IO引腳分配port（信號名：模式信號類型；信號名：模式信號類型；…信號名：模式信號類型)；end實體名；實體－－端口的模式輸入（Input）：clk、reset、en、addr等輸出（Output）：輸出信號，不能
5、內(nèi)部引用雙向（Inout）：可代替所有其他模式，用于設計雙向總線緩沖（Buffer）：與Output類似，但允許該管腳名作為一些邏輯的輸入信號不定（Linkage）：不定方向，哪個方向都可連接Out與Buffer的區(qū)別Entitytest1isport(a:instd_logic;b,c:outstd_logic);endtest1;architectureaoftest1isbeginb<=not(a);c<=b;--Errorenda;Entitytest2isport(a:instd_log
6、ic;b:bufferstd_logic;c:outstd_logic);endtest2;architectureaoftest2isbeginb<=not(a);c<=b;enda;使用out還是使用bufferout允許對應多個信號：addr：outstd_logic_vector(3downto0);buffer只允許對應一個信號：addr(0):bufferstd_logic;addr(1):bufferstd_logic;addr(2):bufferstd_logic;addr(3):
7、bufferstd_logic;當一個構造體用buffer說明輸出端口時，與其連接的另一個構造體端口也使用buffer；對于out，沒有上述要求信號數(shù)據(jù)類型數(shù)據(jù)類型是內(nèi)部的或用戶定義的信號類型。常用數(shù)據(jù)類型：bit、bit_vector、boolean、integer、枚舉型兩類重要的數(shù)據(jù)類型（實際工程應用）：std_logic、std_logic_vector。信號之間賦值，必須首先保證信號的數(shù)據(jù)類型相同。例3-2不同的數(shù)據(jù)類型說明libraryIEEE;useIEEE.STD_LOGIC_11
8、64.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitymuisport(d0,d1,sel:instd_logic;q:outstd_logic;bus:outstd_logic_vector(7downto0));endmu;例3-1較完整的端口說明port(d0,d1,sel:inbit;q:outbit;bus:outbit_vector(7downto0));構造體（Architect
