基于CPLD與單片機(jī)的高速數(shù)據(jù)采集系統(tǒng)[1]

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1、您的論文得到兩院院士關(guān)注PLDCPLDFPGA應(yīng)用文章編號(hào):1008-0570(2009)04-2-0225-03基于CPLD與單片機(jī)的高速數(shù)據(jù)采集系統(tǒng)HighSpeedDataAcquisitionSystembasedonCPLDandMCU（江蘇工業(yè)學(xué)院）萬軍何寶祥儲(chǔ)開斌馬正華WANJunHEBao-xiangCHUKai-binMAZheng-hua摘要:本文針對(duì)新型匝間耐壓測(cè)試儀中需要高速采集數(shù)據(jù)的問題提出了一種結(jié)合CPLD與單片機(jī)的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案。CPLD產(chǎn)生A/D芯片的控制時(shí)序以及SR

2、AM的讀寫控制時(shí)序,單片機(jī)輸出給CPLD控制A/D轉(zhuǎn)換的啟動(dòng)信號(hào),并通過CPLD讀取SRAM中的采樣數(shù)據(jù)。該系統(tǒng)具有較好的可移植性。關(guān)鍵詞:數(shù)據(jù)采集;A/D轉(zhuǎn)換;SRAM;CPLD;單片機(jī)中圖分類號(hào):TP368文獻(xiàn)標(biāo)識(shí)碼:BAbstract:Aimingattheacquisitiondataproblemexistinginthenewturn-to-turnwithstandvoltagetester,thispaperdesignsahighspeeddataacquisitionsystembased

3、onCPLDandMCU.CPLDgeneratesthecontroltimingsforA/DchipandSRAMchip.MCUoutputsthestartsignalstoCPLDtocontrolA/Dconversion,readsthesampleddatainSRAMviaCPLD.Thissystemcanbeusedwidelyforhighspeeddataacquisition.技Keywords:Dataacquisition;A/Dconvert;SRAM;CPLD;MCU術(shù)1

4、引言CPLD與RAM的接口信號(hào)分為三類：地址信號(hào)、數(shù)據(jù)信號(hào)和控制信號(hào)。由于本系統(tǒng)采樣數(shù)據(jù)達(dá)到2KB即可滿足要求，因此地創(chuàng)高速數(shù)據(jù)采集系統(tǒng)廣泛應(yīng)用于圖像信號(hào)采集、雷達(dá)、軟件址信號(hào)線為12位，RAM的A12～A14接地；數(shù)據(jù)信號(hào)為8位；控?zé)o線電等技術(shù)領(lǐng)域。在傳統(tǒng)的以MCU為控制器的數(shù)據(jù)采集系新制信號(hào)為寫使能WE和片選CE。CPLD對(duì)TLC5510的接口包括統(tǒng)中，數(shù)據(jù)采集頻率直接受到MCU速度的限制。在采樣頻率要時(shí)鐘信號(hào)CLK和數(shù)據(jù)輸出使能OE。TLC5510的數(shù)據(jù)輸出端口求較高的場(chǎng)合，MCU和數(shù)據(jù)存儲(chǔ)的同步將成為

5、問題。和RAM的8位數(shù)據(jù)線相連，以便將AD轉(zhuǎn)換后的數(shù)據(jù)寫入以CPLD為代表的可編程邏輯器件以其工作速度快、靈活RAM中。的可編程能力等特點(diǎn)越來越受到人們的廣泛應(yīng)用。它彌補(bǔ)了以P80C552和CPLD之間的接口信號(hào)包括兩類：數(shù)據(jù)信號(hào)和MCU為控制器的傳統(tǒng)數(shù)據(jù)采集系統(tǒng)的不足?？刂菩盘?hào)。在CPLD側(cè)，8位的數(shù)據(jù)總線與單片機(jī)系統(tǒng)數(shù)據(jù)總線2系統(tǒng)硬件設(shè)計(jì)D0～D7相連，用以單片機(jī)讀取A/D轉(zhuǎn)換后的數(shù)據(jù)?？刂菩盘?hào)包本文設(shè)計(jì)的高速數(shù)據(jù)采集系統(tǒng)采用ALTERA公司的MAX括讀信號(hào)RD，寫信號(hào)WR和地址譯碼信號(hào)Y1及Y2。700

6、0系列產(chǎn)品之一的EPM7128SLC84作為控制器，選用TI公2.1CPLD控制器司的TLC5510作為模數(shù)轉(zhuǎn)換器，其采樣頻率可以達(dá)到20MSPS，CPLD控制器主要負(fù)責(zé)A/D轉(zhuǎn)換并將轉(zhuǎn)換得到的數(shù)據(jù)寫入8位并行輸出。RAM選擇ICSI公司的61C256。系統(tǒng)的硬件原理SRAM中。對(duì)TLC5510的控制按照TLC5510數(shù)據(jù)手冊(cè)給出的典如圖1所示。型電路實(shí)現(xiàn)：在轉(zhuǎn)換控制信號(hào)ADCLK的每一個(gè)下降沿開始采











7、樣，第n次采集的數(shù)據(jù)經(jīng)過2.5個(gè)時(shí)鐘周期的延遲之后，送到內(nèi)
部數(shù)據(jù)總線上。此時(shí)如果輸出使能OE有效，則數(shù)據(jù)便可被送至



數(shù)據(jù)總線上。啟動(dòng)后A/D轉(zhuǎn)換無須控制，將連續(xù)不

8、斷的以轉(zhuǎn)換






時(shí)鐘頻率輸出轉(zhuǎn)換后的并行8位數(shù)字信號(hào)。

在轉(zhuǎn)換過程中，CPLD同時(shí)控制采樣數(shù)據(jù)寫入RAM中，這