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《數(shù)字IC設(shè)計(jì)流程.ppt》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、模擬?數(shù)字?OR數(shù)字IC設(shè)計(jì)流程數(shù)字IC設(shè)計(jì)流程確定項(xiàng)目需求制定芯片的具體指標(biāo)系統(tǒng)級(jí)設(shè)計(jì)用系統(tǒng)建模語(yǔ)言對(duì)各個(gè)模塊描述前端設(shè)計(jì)RTL設(shè)計(jì)、RTL仿真、硬件原型驗(yàn)證、電路綜合后端設(shè)計(jì)版圖設(shè)計(jì)、物理驗(yàn)證、后仿真等具體指標(biāo)物理指標(biāo)制作工藝裸片面積封裝性能指標(biāo)速度功耗功能指標(biāo)功能描述接口定義前端設(shè)計(jì)與后端設(shè)計(jì)數(shù)字前端設(shè)計(jì)（front-end）以生成可以布局布線的網(wǎng)表(Netlist)為終點(diǎn)。數(shù)字后端設(shè)計(jì)（back-end）以生成可以可以送交foundry進(jìn)行流片的GDS2文件為終點(diǎn)。術(shù)語(yǔ)：tape-out—提交最終GDS2文件做加工；Foundry—芯片代工廠，如中芯國(guó)際。。。算法模型c/matlab
2、codeRTLHDLvhdl/verilogNETLISTverilogStandcelllibraryLAYOUTGDSII對(duì)功能，時(shí)序，制造參數(shù)進(jìn)行檢查T(mén)APE-OUT綜合工具根據(jù)基本單元庫(kù)的功能-時(shí)序模型，將行為級(jí)代碼翻譯成具體的電路實(shí)現(xiàn)結(jié)構(gòu)布局布線工具根據(jù)基本單元庫(kù)的時(shí)序-幾何模型，將電路單元布局布線成為實(shí)際電路版圖數(shù)字IC設(shè)計(jì)流程前端設(shè)計(jì)(RTLtoNetlist)RTL（RegisterTransferLevel）設(shè)計(jì)利用硬件描述語(yǔ)言，如verilog，對(duì)電路以寄存器之間的傳輸為基礎(chǔ)進(jìn)行描述綜合：將RTL級(jí)設(shè)計(jì)中所得的程序代碼翻譯成實(shí)際電路的各種元器件以及他們之間的連接關(guān)系，可以
3、用一張表來(lái)表示，稱(chēng)為門(mén)級(jí)網(wǎng)表（Netlist）。STA（StaticTimingAnalysis，靜態(tài)時(shí)序分析）：套用特定的時(shí)序模型（TimingModel），針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制（TimingConstraint）RTLCode風(fēng)格代碼檢查功能仿真邏輯綜合成功？綜合后仿真成功？STA成功？代碼修改約束修改NNNNetlist后端整個(gè)ASIC設(shè)計(jì)流程都是一個(gè)迭代的流程，在任何一步不能滿(mǎn)足要求，都需要重復(fù)之前步驟，甚至重新設(shè)計(jì)RTL代碼。模擬電路設(shè)計(jì)的迭代次數(shù)甚至更多。。。前端工具仿真和驗(yàn)證QUATURSIICadence的Incisive：就是大家最常用的nc_ve
4、rilog,nc_sim,nc_lauch,verilog-xl的集合。綜合Synopsys的DCCadence的RTLCompliler號(hào)稱(chēng)時(shí)序，面積和功耗都優(yōu)于DC，但是仍然無(wú)法取代人們耳熟能詳?shù)腄C.BuildGates：與DC同期推出的綜合工具，但是在國(guó)內(nèi)基本上沒(méi)有什么市場(chǎng)，偶爾有幾家公司用。啟動(dòng)命令：bg_shell–gui&后端設(shè)計(jì)（NetlisttoLayout）APR:AutoPlaceandRoute,自動(dòng)布局布線ExtractRC:提取延時(shí)信息DRC：DesignRuleCheck，設(shè)計(jì)規(guī)則檢查。LVS：LayoutVersusSchematic，版圖電路圖一致性檢查。A
5、RPExtratRCSTA成功？DRC成功？LVS成功？NN后仿真NetlistLayoutEditNAPR(AutoPlaceAndRoute,自動(dòng)布局布線)芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、I/OPAD擺放）標(biāo)準(zhǔn)單元的布局時(shí)鐘樹(shù)綜合布線DFM（DesignForManufacturing)布局布線主要是通過(guò)EDA工具來(lái)完成的APR工具工具APRSynopsysASTROCadenceEncounter布局布線流程IO，電源和地的布置指定平面布置圖電源的規(guī)劃電源布線布線ENCOUTER布局布線設(shè)計(jì)流程1、登錄服務(wù)器，進(jìn)入終端，輸入：encounter，進(jìn)入socencou
6、nter2、調(diào)入門(mén)級(jí)網(wǎng)表和庫(kù)網(wǎng)表文件：bin/accu_synth.v約束文件：bin/accu.sdc時(shí)序庫(kù)：hjtc18_ff.libhjtc18_ss.libhjtc18_tt.libIO約束文件：bin/accu.ioImportdesign3、在advanced的power里添加VDDGND4、布圖規(guī)劃floorplan一開(kāi)始有默認(rèn)值，但我們需要對(duì)自動(dòng)布局的結(jié)果進(jìn)來(lái)手工調(diào)整。Floorplan→specifyFloorplan我們需要芯片具體的尺寸要求改變里面的數(shù)值。將Ratio(H/W)改為1將coreutilization改為0.5將coretoleft/right/top/b
7、ottom改為105、creatpowerring在power里選擇powerplaning→addrings會(huì)彈出addring對(duì)話框6、placementplace→standardcells然后place→placeFlipI/O7、Routeroute→nanoroute得到最后的布線圖時(shí)鐘樹(shù)綜合時(shí)鐘樹(shù)和復(fù)位樹(shù)綜合為什么要放在APR時(shí)再做呢？時(shí)鐘樹(shù)綜合的目的：低skew低clocklatencyDFM
