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1、數(shù)字IC設(shè)計(jì)流程及工具介紹IC的設(shè)計(jì)過程可分為兩個(gè)部分,分別為:前端設(shè)計(jì)(也稱邏輯設(shè)計(jì))和后端設(shè)計(jì)(也稱物理設(shè)計(jì)),這兩個(gè)部分并沒有統(tǒng)一嚴(yán)格的界限,凡涉及到與工藝有關(guān)的設(shè)計(jì)可稱為后端設(shè)計(jì)。前端設(shè)計(jì)的主要流程:1、規(guī)格制定芯片規(guī)格,也就像功能列表一樣,是客戶向芯片設(shè)計(jì)公司(稱為Fabless,無晶圓設(shè)計(jì)公司)提出的設(shè)計(jì)要求,包括芯片需要達(dá)到的具體功能和性能方面的要求。2、詳細(xì)設(shè)計(jì)Fabless根據(jù)客戶提出的規(guī)格要求,拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu),劃分模塊功能。3、HDL編碼使用硬件描述語言(VHDL,Verilog?HDL,業(yè)界公司一
2、般都是使用后者)將模塊功能以代碼來描述實(shí)現(xiàn),也就是將實(shí)際的硬件電路功能通過HDL語言描述出來,形成RTL(寄存器傳輸級(jí))代碼。4、仿真驗(yàn)證仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計(jì)的正確性,檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格??丛O(shè)計(jì)是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計(jì)正確與否的黃金標(biāo)準(zhǔn),一切違反,不符合規(guī)格要求的,就需要重新修改設(shè)計(jì)和編碼。設(shè)計(jì)和仿真驗(yàn)證是反復(fù)迭代的過程,直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。仿真驗(yàn)證工具M(jìn)entor公司的Modelsim,Synopsys的VCS,還有Cadence的NC-Verilog均可以對(duì)RTL級(jí)的代碼進(jìn)行設(shè)計(jì)驗(yàn)
3、證,該部分個(gè)人一般使用第一個(gè)-Modelsim。該部分稱為前仿真,接下來邏輯部分綜合之后再一次進(jìn)行的仿真可稱為后仿真。5、邏輯綜合――Design?Compiler仿真驗(yàn)證通過,進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門級(jí)網(wǎng)表netlist。綜合需要設(shè)定約束條件,就是你希望綜合出來的電路在面積,時(shí)序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫(kù),不同的庫(kù)中,門電路基本標(biāo)準(zhǔn)單元(standard?cell)的面積,時(shí)序參數(shù)是不一樣的。所以,選用的綜合庫(kù)不一樣,綜合出來的電路在時(shí)序,面積上是有差異的。一般來說,綜
4、合完成后需要再次做仿真驗(yàn)證(這個(gè)也稱為后仿真,之前的稱為前仿真)邏輯綜合工具Synopsys的Design?Compiler,仿真工具選擇上面的三種仿真工具均可。6、靜態(tài)時(shí)序分析——STAStatic?Timing?Analysis(STA),靜態(tài)時(shí)序分析,這也屬于驗(yàn)證范疇,它主要是在時(shí)序上對(duì)電路進(jìn)行驗(yàn)證,檢查電路是否存在建立時(shí)間(setup?time)和保持時(shí)間(hold?time)的違例(violation)。這個(gè)是數(shù)字電路基礎(chǔ)知識(shí),一個(gè)寄存器出現(xiàn)這兩個(gè)時(shí)序違例時(shí),是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的,所以以寄存器為基礎(chǔ)的數(shù)字芯片功
5、能肯定會(huì)出現(xiàn)問題。STA工具有Synopsys的Prime?Time。7、形式驗(yàn)證這也是驗(yàn)證范疇,它是從功能上(STA是時(shí)序上)對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法,以功能驗(yàn)證后的HDL設(shè)計(jì)為參考,對(duì)比綜合后的網(wǎng)表功能,他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過程中沒有改變?cè)菻DL描述的電路功能。形式驗(yàn)證工具有Synopsys的Formality。前端設(shè)計(jì)的流程暫時(shí)寫到這里。從設(shè)計(jì)程度上來講,前端設(shè)計(jì)的結(jié)果就是得到了芯片的門級(jí)網(wǎng)表電路。Backend?design?flow后端設(shè)計(jì)流程:1、可測(cè)性設(shè)計(jì)——D
6、FTDesign?ForTest,可測(cè)性設(shè)計(jì)。芯片內(nèi)部往往都自帶測(cè)試電路,DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來的測(cè)試。DFT的常見方法就是,在設(shè)計(jì)中插入掃描鏈,將非掃描單元(如寄存器)變?yōu)閽呙鑶卧?。關(guān)于DFT,有些書上有詳細(xì)介紹,對(duì)照?qǐng)D片就好理解一點(diǎn)。DFT工具Synopsys的DFT?Compiler2、布局規(guī)劃(FloorPlan)布局規(guī)劃就是放置芯片的宏單元模塊,在總體上確定各種功能電路的擺放位置,如IP模塊,RAM,I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。工具為Synopsys的Astro。3、時(shí)鐘樹綜合——CTS
7、Clock?Tree?Synthesis,時(shí)鐘樹綜合,簡(jiǎn)單點(diǎn)說就是時(shí)鐘的布線。由于時(shí)鐘信號(hào)在數(shù)字芯片的全局指揮作用,它的分布應(yīng)該是對(duì)稱式的連到各個(gè)寄存器單元,從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí),時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號(hào)需要單獨(dú)布線的原因。CTS工具,SynopsysPhysicalCompiler。4、布線(Place?&?Route)這里的布線就是普通信號(hào)布線了,包括各種標(biāo)準(zhǔn)單元(基本邏輯門電路)之間的走線。比如我們平常聽到的0.13um工藝,或者說90nm工藝,實(shí)際上就是這里金屬布線可以達(dá)到的最小寬度,從微觀上
8、看就是MOS管的溝道長(zhǎng)度。工具Synopsys的Astro5、寄生參數(shù)提取由于導(dǎo)線本身存在的電阻,相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲,串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問題,導(dǎo)致信號(hào)電壓波動(dòng)和變化,如