IC設(shè)計(jì)軟件和工具介紹.doc

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1、COMPOSER?-?CADENCE?邏輯圖輸入　　這個(gè)工具主要針對(duì)中小規(guī)模的ASIC以及MCU電路的邏輯設(shè)計(jì),大的東西可能需要綜合了。雖然現(xiàn)在電路越設(shè)計(jì)越大，有人言必稱SYNOPSYS，但只要仔細(xì)到市場(chǎng)上端詳一下，其實(shí)相當(dāng)大部分真正火暴賣錢的東西還是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。原因很簡(jiǎn)單，客戶可不買你什么流程的帳，什么便宜性能又好就買什么。備用PC上的工具：WORKVIEW?OFFICE　　DC?-?SYNOPSYS?邏輯綜合　　這個(gè)不用說了，最經(jīng)典的。但老實(shí)

2、說在我們現(xiàn)在的設(shè)計(jì)流程里用得還不多，最關(guān)鍵問題還是一個(gè)市場(chǎng)切入問題。備用工作站上的工具：AMBIT，這個(gè)工具其實(shí)很不錯(cuò)，它和SE都是CADENCE出的，聯(lián)合起來用的優(yōu)勢(shì)就很明顯了。PC上用的備用工具可以選NT版的SYNOPSYS，SYNPILIFY也不錯(cuò)，但主要是用做FPGA綜合的。其實(shí)最終你拿到的庫有時(shí)最能說明問題，它不支持某工具，轉(zhuǎn)換？急吧?！　IRTUOSO?-?CADENCE?版圖設(shè)計(jì)　　這個(gè)大家比較熟了，但個(gè)人還是喜歡用PC上的TANNER。原因是層與層之間的覆蓋關(guān)系用調(diào)色的模式顯示出來比直接覆蓋顯示就是舒服?？上思依?/p>

3、大，國產(chǎn)的《熊貓》也學(xué)了這個(gè)模式。倒是以前有個(gè)COMPASS，比較好用，可惜現(xiàn)在不知哪去了?！　E?-?CADENCE?自動(dòng)布局布線　　有了它，很多手工版圖的活兒就可以不用做的，實(shí)在是一大進(jìn)步?？上埧崾袌?chǎng)上如果規(guī)模不大的東西人家手畫的東西比你自動(dòng)布的小40%，麻煩就大了。APOLLO用的人還不是很多吧。PC上的TANNER?據(jù)說也能做，針對(duì)線寬比較粗，規(guī)模不太大的設(shè)計(jì)。　　VERILOG—XL?-?CADENCE?邏輯仿真　　VERILOG就是CADENCE的發(fā)明，我們的版本比較老，現(xiàn)在該工具是不是停止開發(fā)了？CADENCE?新

4、推都叫NC-VERILOG。SYNOPSYS的VCS是不是比NC強(qiáng)，反正兩公司喊的挺兇，哪位對(duì)這個(gè)兩個(gè)東西都比較了解，不妨對(duì)比一下。PC上的Model?Sim也很不錯(cuò)。我一直覺得仿真是數(shù)字邏輯設(shè)計(jì)的核心，DEGUG靠腦子和手推是不夠用的?？上袝r(shí)候還不能過分依賴仿真結(jié)果，因?yàn)橐恍┮蛩剡€是不能完全包羅進(jìn)去。如果哪天真的仿真完芯片就必定OK了，做芯片的樂趣也沒了。DRACULA?-?CADENCE?LVS、DRC、ERC、LPE雖然比較老，已經(jīng)成了CADENCE搭售的產(chǎn)品，但是經(jīng)典了。STAR—SIM?-?SYNOPSYS（原AVA

5、NT?。?后仿真如果你對(duì)小規(guī)模的電路不放心（尤其是自建庫的設(shè)計(jì)），用這個(gè)做一次FULL-CHIP的后仿真，問題就不大了。還有一個(gè)是查電路的故障，一個(gè)芯片所有邏輯設(shè)計(jì)都對(duì)的，東西就出不來，可以針對(duì)性的仿真內(nèi)部的關(guān)鍵信號(hào)。不看過就不知道，其實(shí)內(nèi)部信號(hào)的傳輸遠(yuǎn)不如你在數(shù)字仿真時(shí)漂亮。?????????????????????????????????IC設(shè)計(jì)工具很多，其中按市場(chǎng)所占份額排行為Cadence、MentorGraphics和Synopsys。這三家都是ASIC設(shè)計(jì)領(lǐng)域相當(dāng)有名的軟件供應(yīng)商。其它公司的軟件相對(duì)來說使用者較少。中國華

6、大公司也提供ASIC設(shè)計(jì)軟件（熊貓2000）；另外近來出名的Avanti公司，是原來在Cadence的幾個(gè)華人工程師創(chuàng)立的，他們的設(shè)計(jì)工具可以全面和Cadence公司的工具相抗衡，非常適用于深亞微米的IC設(shè)計(jì)。下出按用途對(duì)IC設(shè)計(jì)軟件作一些介紹。（1）設(shè)計(jì)輸入工具這是任何一種EDA軟件必須具備的基本功能。像Cadence的composer,viewlogic的viewdraw,硬件描述語言VHDL、VerilogHDL是主要設(shè)計(jì)語言，許多設(shè)計(jì)輸入工具都支持HDL。另外像Active—HDL和其它的設(shè)計(jì)輸入方法，包括原理和狀態(tài)機(jī)輸入方

7、法，設(shè)計(jì)FPGA/CPLD的工具大都可作為IC設(shè)計(jì)的輸入手段，如Xilinx、Altera等公司提供的開發(fā)工具，ModelsimFPGA等。（2）設(shè)計(jì)仿真工作我們使用EDA工具的一個(gè)最大好處是可以驗(yàn)證設(shè)計(jì)是否正確，幾乎每個(gè)公司的EDA產(chǎn)品都有仿真工具。Verilog—XL、NC—verilog用于Verilog仿真，Leapfrog用于VHDL仿真，AnalogArtist用于模擬電路仿真。Viewlogic的仿真器有：viewsim門級(jí)電路仿真器，speedwaveVHDL仿真器，VCS—verilog仿真器。MentorGrap

8、hics有其子公司ModelTech出品的VHDL和Verilog雙仿真器：ModelSim。Cadence、Synopsys用的是VSS（VHDL仿真器）?，F(xiàn)在的趨勢(shì)是各大EDA公司都逐漸用HDL仿真器作為電路驗(yàn)證的工具。（3）綜合