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《數(shù)字時鐘設(shè)計VHDL.doc》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、實驗十七數(shù)字時鐘實驗目的設(shè)計一個可以計時的數(shù)字時鐘，其顯示時間范圍是00:00:00~23:59:59，且該時鐘具有暫停計時、清零等功能。實驗器材1、SOPC實驗箱2、計算機（裝有QuartusII7.0軟件）實驗預習1、了解時鐘設(shè)計原理和各主要模塊的設(shè)計方法。2、提前預習，編寫好主模塊的VHDL程序。實驗原理數(shù)字時鐘框圖如圖17.1所示，一個完整的時鐘應由4部分組成：秒脈沖發(fā)生電路、計數(shù)部分、譯碼顯示部分和時鐘調(diào)整部分。1、秒脈沖發(fā)生：一個時鐘的準確與否主要取決秒脈沖的精確度?？梢栽O(shè)計分頻電路對系統(tǒng)時鐘50MHz進
2、行分頻從而得到穩(wěn)定的1Hz基準信號。定義一個進制的計數(shù)器，將系統(tǒng)時鐘作為時鐘輸入引腳clk，進位輸出即為分頻后的1Hz信號。2、計數(shù)部分：應設(shè)計1個60進制秒計數(shù)器、1個60進制分計數(shù)器、1個24進制時計數(shù)器用于計時。秒計數(shù)器應定義clk（時鐘輸入）、rst（復位）兩個輸入引腳，Q3~Q0（秒位）、Q7~Q4（十秒位）、Co（進位位）9個輸出引腳。分、時計數(shù)器類似。如需要設(shè)置時間可再增加置數(shù)控制引腳Set和置數(shù)輸入引腳d0~d7。3、譯碼顯示部分：此模塊應定義控制時鐘輸入、時分秒計數(shù)數(shù)據(jù)輸入共25個輸入引腳；8位顯示
3、碼輸出（XQ7~XQ0）、6位數(shù)碼管選通信號（DIG0~DIG5）共14個輸出引腳。在時鐘信號的控制下輪流選擇對十時、時、十分、分、十秒、秒輸入信號進行譯碼輸出至XQ7~XQ0，并通過DIG0~DIG5輸出相應的選通信號選擇數(shù)碼管。每位顯示時間控制在1ms左右。時鐘信號可由分頻電路引出。4、各模塊連接方式如圖17.1所示。選擇譯碼電路顯示碼8位數(shù)碼管顯示選通信號6位數(shù)碼管小時秒分進位信號進位信號60進制計數(shù)器60進制計數(shù)器24進制計數(shù)器復位rst置數(shù)set分頻電路時鐘信號動態(tài)顯示時鐘信號2000Hz圖17.1數(shù)字時鐘
4、框圖系統(tǒng)時鐘為1024Hz產(chǎn)生1Hz模塊LibraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;Entityclk_1HzISPORT(sys_clk:instd_logic;clk_1Hz:outstd_logic);ENDentityclk_1Hz;Architecturebhvofclk_1HzISsignalclk_1Hz_r:std_logic;signalcount:std_logic_vector(9downto0);B
5、eginProcess(sys_clk)BeginIFsys_clk'EVENTANDsys_clk='1'THENIFcount=""THENcount<=(others=>'0');clk_1Hz_r<=NOTclk_1Hz_r;ELSEcount<=count+1;ENDIF;ENDIF;ENDProcess;clk_1Hz<=clk_1Hz_r;ENDbhv;24進制模塊LibraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;
6、Entitycounter24ISPORT(clk,rst:instd_logic;bcd:outstd_logic_vector(7downto0);up:outstd_logic);ENDentitycounter24;Architecturebhvofcounter24ISsignalbcd_r:std_logic_vector(7downto0);signalup_r:std_logic;BeginProcess(clk,rst)BeginIFrst='0'THENbcd_r<=(others=>'0');u
7、p_r<='0';ELSIFclk'EVENTANDclk='1'THENIFbcd_r=""THENbcd_r<=(others=>'0');up_r<='1';ELSIFbcd_r(3downto0)="1001"THENbcd_r(3downto0)<="0000";bcd_r(7downto4)<=bcd_r(7downto4)+1;up_r<='0';ELSEbcd_r(3downto0)<=bcd_r(3downto0)+1;up_r<='0';ENDIF;ENDIF;ENDPROCESS;bcd<=bc
8、d_r;up<=up_r;ENDbhv;60進制模塊LibraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;Entitycounter60ISPORT(clk,rst:instd_logic;bcd:outstd_logic_vector(7downto0);u
