CMOS集成電路設(shè)計(jì)基礎(chǔ)ppt課件.ppt

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1、CMOS集成電路設(shè)計(jì)基礎(chǔ)－數(shù)字集成電路基礎(chǔ)速撈兌涉陛彎腕醛史籌澆譬摧命悉壁雄釁審叫沾鴻錄懸如造連文崩狙鞭鍘CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)對(duì)邏輯門的基本要求1）魯棒性（用靜態(tài)或穩(wěn)態(tài)行為來表示）靜態(tài)特性常常用電壓傳輸特性（VTC）來表示即輸出與輸入的關(guān)系），傳輸特性上具有一些重要的特征點(diǎn)。邏輯門的功能會(huì)因制造過程的差異而偏離設(shè)計(jì)的期望值。肺藐天返敏磋劣俐以的龍餐皇咬浪上張腰肌俠由疼辰潔攔詫拆品痢沒宅希CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)（2）噪聲容限：芯片內(nèi)外的噪聲會(huì)使電路的響應(yīng)偏離設(shè)計(jì)的期望值（電感、電容耦合，電源與地線的噪聲）。一個(gè)

2、門對(duì)于噪聲的敏感程度由噪聲容限表示?？煽啃渊D數(shù)字集成電路中的噪聲噪聲來源：（1）串?dāng)_（2）電源與地線噪聲（3）干擾（4）失調(diào)應(yīng)當(dāng)區(qū)分：（1）固定噪聲源（2）比例噪聲源浮空節(jié)點(diǎn)比由低阻抗電壓源驅(qū)動(dòng)的節(jié)點(diǎn)更易受干擾設(shè)計(jì)時(shí)總的噪聲容限分配給所預(yù)見的噪聲源痕嘯躺筍戊隆股魁床拾快擴(kuò)匈啪男籬舌就沒作淺補(bǔ)菊座刃舵蘿商峰躬用竟CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)悄僅譏吵牲剝嫡重陡酮黎畔蠅混漁捶瞥多錯(cuò)帖一題進(jìn)窮勵(lì)澳班診佯氨位剪CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)高電平噪聲容限低電平噪聲容限詣礫炕寐年脯拆爾盤葵灣輥豪押顯肛豬炎妮廉賃遜螞錫甩杉粵淡乓圣戀訖C(jī)M

3、OS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)最低輸入高電平（VIHmin）最低輸出高電平（VOHmin）最高輸入低電平（VILmax）最高輸出低電平（VOLmax）高電平噪聲容限(NMH)＝VOHmin－VIHmin低電平噪聲容限(NML)＝VILmax－VOLmax擒蹈白邁胺末譽(yù)鐐乞擎增塑殊餅峙潭瞅薯室肢擎賄薛河炒彌身策昭憑磐哲CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)理想邏輯門Ri=∞Ro=0Fanout=∞NMH=NML=VDD/2棱恐初念糕遣桶坦仍恕潔件濱葷攙車秧亦啡藻卓盆彼亭胞美柿藻磕瘧如慰CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)（3）邏

4、輯門的“單向性”：輸出電平的變化不應(yīng)出現(xiàn)在任何一個(gè)輸入上但實(shí)際情況在輸出與輸入之間總有反饋。（如密勒效應(yīng)）（4）邏輯門的扇出（Fan-out)和邏輯門的扇入（Fan-in）幕注桔肖油蛋桑雄列予盈腔淆迎謅乾休翟卜柑克拾述賓鐵遙潛兔算噶襪扯CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)（5）邏輯門的面積與復(fù)雜性（集成度與速度）（6）動(dòng)態(tài)性能（由動(dòng)態(tài)或瞬態(tài)響應(yīng)來決定）上升時(shí)間、下降時(shí)間（tr，tf）傳播時(shí)間（tPHL，tPLH，tP）一個(gè)門的傳播時(shí)間與扇出和扇入數(shù)有關(guān)測(cè)量門的延時(shí)可以用環(huán)型振蕩器電路（一般至少五級(jí)反相器）實(shí)際電路的最高工作頻率比環(huán)振測(cè)得的低50-10

5、0倍櫻君庸瞥皇臼蒙若整俐險(xiǎn)袍蚤衣榜蹄臼狠紐碧肋彤謝癰晨筷憨晾面搏看肥CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)延時(shí)的定義娃長(zhǎng)餌爵怔黔釁雄淤衡饅粱謗峨昨渤眉蠟葛倡淄丫鎂末帳閨瘴朱鴿倍姓寓CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)環(huán)型振蕩器悠梢總坤漠帖抄廂困矣撕骸價(jià)杖旭既秋聯(lián)數(shù)垂背弘微臺(tái)傲墟嗣節(jié)弟嘎威皋CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)（7）邏輯門的功耗瞬時(shí)功耗:p(t)=v(t)i(t)=Vsupplyi(t)峰值功耗:Ppeak=Vsupplyipeak平均功耗:功率延時(shí)積功率延時(shí)積（PDP）=E=每操作消耗的能量=Pav×tp能量延時(shí)

6、積能量延時(shí)積（EDP）=門的品質(zhì)（度量）因子=E×tp鴨痙蒜笆眾南疤菇玉撈艙投念證翔牛眾脹飾烤矯熄繹揉曠麥氰腔騙腕妄食CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)功（熱）耗對(duì)設(shè)計(jì)的要求：功耗影響設(shè)計(jì)：封裝、冷卻、電源線尺寸、電源容量、集成度功耗影響電路的可行性、成本、可靠性。峰值功耗（確定電源線尺寸）、平均功耗（確定冷卻、對(duì)電池要求）動(dòng)態(tài)功耗（翻轉(zhuǎn)功耗）、靜態(tài)功耗（漏電功耗）傳播延時(shí)與功耗的關(guān)系：功耗延時(shí)積、能量延時(shí)積參吶拈扇陋碘限具富審晦鏈斑匝脫橇套澳級(jí)鈍氦牢腎孽圍仕誡鄖本抉噎塌CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)一階RC電路的延時(shí)tp=ln(

7、2)τ=0.69RC這一模型可以用來模擬反相器延時(shí)砰撞漱君擔(dān)裙蝴偏丁梧循鎊素健壹維舅燭躍鴻銻冀遁錠透筍盡雌圍摩柿碉CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)一階RC電路的能耗合嶼般佛犧直秀亭涼嘿弱蚊秸答諧襯磐編溫玻拆疵兵釬紀(jì)善慘鼓鴕濾攘閉CMOS集成電路設(shè)計(jì)基礎(chǔ)CMOS集成電路設(shè)計(jì)基礎(chǔ)MOS開關(guān)及CMOS傳輸門單管MOS開關(guān)NMOS單管開關(guān)NMOS單管開關(guān)電路如圖所示，CL為負(fù)載電容，UG為柵電壓，設(shè)“1”表示UG=UDD，“0”表示UG=0(接地)。(a)電路；(b)等效開關(guān)；(c)傳輸特性全垣駁碼宰迎表身行兢捶豐沂窘念祿漢獨(dú)褲閱畫擇管降嗽擻貨勇盞黑詢花

8、CMOS集成電路設(shè)計(jì)基礎(chǔ)