基于FPGA的分頻器的設(shè)計.doc

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1、前言：眾所周知，分頻器是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一，盡管在目前大部分設(shè)計中，廣泛使用芯片廠家集成的鎖相環(huán)資源，如altera?的PLL，Xilinx的DLL.來進行時鐘的分頻，倍頻以及相移。但是對于時鐘要求不高的基本設(shè)計，通過語言進行時鐘的分頻相移仍然非常流行，首先這種方法可以節(jié)省芯片內(nèi)部的鎖相環(huán)資源，再者，消耗不多的邏輯單元就可以達到對時鐘操作的目的。另一方面，通過語言設(shè)計進行時鐘分頻，可以看出設(shè)計者對設(shè)計語言的理解程度。在數(shù)字系統(tǒng)的設(shè)計中,設(shè)計人員會遇到各種形式的分頻需求,如偶數(shù)分頻、奇

2、數(shù)分頻、半整數(shù)分頻、小數(shù)分頻和分數(shù)分頻等。在某些設(shè)計中,系統(tǒng)不僅對頻率有要求,而且對占空比也有嚴格的要求。由計數(shù)器或計數(shù)器的級聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻實現(xiàn)起來較為簡單,但對半整數(shù)分頻及等占空比的奇數(shù)分頻實現(xiàn)較為困難,小數(shù)分頻和分數(shù)分頻更困難。整數(shù)分頻器偶數(shù)分頻器的設(shè)計較為簡單,可以利用計數(shù)器實現(xiàn)。假設(shè)要實現(xiàn)m=2n分頻,當(dāng)計數(shù)器的值為0～j-1時,輸出時鐘為1,計數(shù)器的值為j～2n-1時,輸出時鐘為0,在計數(shù)器值為2n-1時復(fù)位計數(shù)器,如此循環(huán)下去,即可實現(xiàn)占空比為j/2n的分頻,m和

3、j都是預(yù)置數(shù),j用于調(diào)節(jié)占空比,m調(diào)節(jié)分頻系數(shù)。m的值不同,分頻系數(shù)也就不同,如果預(yù)置數(shù)m是奇數(shù)則可實現(xiàn)占空比不等于50%的奇數(shù)分頻。占空比為50%的奇數(shù)分頻實現(xiàn)起來較為困難,實現(xiàn)的方法較多,主要有三種辦法：1：對兩個相差為90的占空比最接近50%的N分頻計數(shù)器輸出進行或運算。假設(shè)要實現(xiàn)占空比為50%的m=2n+1分頻,選擇兩個2n+1進制計數(shù)器控制兩個中間時鐘clk1和clk2,1號計數(shù)器在輸入時鐘clk的上升沿計數(shù),2號在clk的下降沿計數(shù)。當(dāng)計數(shù)器1輸出為0～n-1時clk1為1,輸出為n～2n時cl

4、k1為0且計數(shù)器1輸出為2n時計數(shù)器1清0,如此循環(huán)下去;當(dāng)計數(shù)器2輸出為0～n-1時clk2為1,輸出為n～2n時clk2為0且計數(shù)器2輸出為2n時計數(shù)器2清0,如此循環(huán)下去。可見2種計數(shù)器實現(xiàn)方法一樣,只是翻轉(zhuǎn)的邊沿不一樣,最終輸出的時鐘clkout=clk1+clk2。占空比為50%的奇數(shù)分頻。2：先2N分頻，再倍頻實現(xiàn)50%占空比。倍頻的方法是相移90度進行異或運算。兩個相位差為90度的2N分頻輸出信號進行異或，從而得到占空比50%的奇數(shù)N分頻電路。下圖中TFF為T觸發(fā)器，輸入為1時，進行翻轉(zhuǎn)，這樣

5、就可以得到兩路2N分頻的信號D0,D1。TFF0的輸入為1發(fā)生在Cal=時，有一個周期的延遲，即當(dāng)Cal=1時，D0翻轉(zhuǎn)。在Cal=N+1時，再次翻轉(zhuǎn)。為使D1有90度的相移，需要在（N+2）/2處翻轉(zhuǎn)，為此我們在（N+1）/2處使TFF1輸入為1，并在（N+2）/2采樣，這里正好對應(yīng)著下降沿，所以采用下降沿采樣。3：對進行奇數(shù)倍n分頻時鐘，首先進行n/2分頻（帶小數(shù)，即等于(n-1)/2+0.5），然后再進行二分頻得到。得到占空比為50%的奇數(shù)倍分頻。詳細見半整數(shù)分頻。半整數(shù)分頻1：模N+1計數(shù)，然后翻轉(zhuǎn)

6、觸發(fā)時鐘扣除半個脈沖，脈沖周期剔除法進行n+0.5分頻一般需要對輸入時鐘先進行操作。其基本設(shè)計思想是：首先進行模n的計數(shù)，在計數(shù)到n時，將輸出時鐘賦為'1'，而當(dāng)回到計數(shù)0時，又賦為0，這樣，當(dāng)計數(shù)值為n時，輸出時鐘才為1，因此，只要保持計數(shù)值n為半個輸入時鐘周期，即可實現(xiàn)n+0.5分頻時鐘。因此，保持n為半個時鐘周期即是該設(shè)計的關(guān)鍵。從中可以發(fā)現(xiàn)，因為計數(shù)器是通過時鐘上升沿計數(shù)，故可在計數(shù)為n時對計數(shù)觸發(fā)時鐘進行翻轉(zhuǎn)，那么，時鐘的下降沿就變成了上升沿。即在計數(shù)值為n期間的時鐘下降沿變成了上升沿，也就是說，

7、計數(shù)值n只保持了半個時鐘周期。由于時鐘翻轉(zhuǎn)下降沿變成上升沿，因此，計數(shù)值變?yōu)?。所以，每產(chǎn)生一個n+0.5分頻時鐘的周期，觸發(fā)時鐘都要翻轉(zhuǎn)一次。需要設(shè)計一個分頻系數(shù)為N-0.5的分頻器，其電路可由一個模N計數(shù)器、一個二分頻器和一個異或門組成，如圖7-1所示。在實現(xiàn)時，模N計數(shù)器可設(shè)計成帶預(yù)置的計數(shù)器，這樣就可以實現(xiàn)任意分頻系數(shù)為N-0.5的分頻器。通用半整數(shù)分頻器小數(shù)分頻小數(shù)分頻器的實現(xiàn)方法很多,但其基本原理一樣:在若干個分頻周期中采取某種方法使某幾個周期少計一個或幾個數(shù),即吞脈沖原理,從而在整個計數(shù)周期的

8、總體平均意義上獲得一個小數(shù)分頻比。如設(shè)計一個分頻系數(shù)為10.1的分頻器時，可以將分頻器設(shè)計成9次10分頻，1次11分頻，這樣總的分頻值為：F=（9×10+1×11）/（9+1）=10.1雙模前置小數(shù)分頻器假設(shè)時鐘源的頻率為F0,期望得到的頻率為F1,則其分頻比X有X=F0/F1其中,X>1。若M