集成電路作業(yè).docx

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1、1、集成電路制造工藝發(fā)展水平的衡量指標(biāo)是什么？a.在設(shè)計(jì)和生產(chǎn)中可達(dá)到的最小線寬（或稱(chēng)特征尺寸L）。b.所使用的硅晶圓片的直徑。c.DRAM的儲(chǔ)存容量。2、簡(jiǎn)述電路制造工藝的發(fā)展趨勢(shì)。a.趨勢(shì)性的變化越來(lái)越明顯，速度越來(lái)越快。特征尺寸越來(lái)越小，電源電壓越來(lái)越低，芯片尺寸越來(lái)越大，布線層數(shù)越來(lái)越多，單片上的晶體管數(shù)越來(lái)越多，I/O引線越來(lái)越多，時(shí)鐘速度越來(lái)越快b.集成電路朝著兩個(gè)方向發(fā)展。c.從另一個(gè)角度來(lái)說(shuō)，進(jìn)入90年代以來(lái)，電子信息類(lèi)產(chǎn)品的開(kāi)發(fā)明顯地出現(xiàn)了兩個(gè)特點(diǎn)。3、簡(jiǎn)述集成電路產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷的三次重大變革。第一次變革是以加工制造為主導(dǎo)

2、的初級(jí)階段a.這一時(shí)期半導(dǎo)體制造在IC產(chǎn)業(yè)中充當(dāng)主角。b.這一時(shí)期IC設(shè)計(jì)和半導(dǎo)體工藝密切相關(guān)且主要以人工為主。第二次變革以Foundry和IC設(shè)計(jì)公司的崛起為標(biāo)志a.集成電路產(chǎn)業(yè)的一次大分工。b.IC產(chǎn)業(yè)進(jìn)入了以客戶(hù)為導(dǎo)向的階段。c.EDA工具的發(fā)展，使IC設(shè)計(jì)工程可以獨(dú)立于生產(chǎn)工藝。第三次變革以設(shè)計(jì)、制造、封裝和測(cè)試四業(yè)分離為標(biāo)志a.集成電路產(chǎn)業(yè)的又一次大分工。b.IC產(chǎn)業(yè)進(jìn)入了以競(jìng)爭(zhēng)為導(dǎo)向的高級(jí)階段。c.系統(tǒng)設(shè)計(jì)與IP核設(shè)計(jì)逐漸開(kāi)始分工。4、1個(gè)門(mén)相當(dāng)于幾個(gè)晶體管？以門(mén)的數(shù)量來(lái)劃分集成電路有哪些分類(lèi)？1個(gè)門(mén)相當(dāng)于4個(gè)晶體管，等效于一

3、個(gè)二輸入與非門(mén)a.小規(guī)模集成電路（SSI：SmallScaleIntegratedCircuit）>1-10個(gè)門(mén)，基本的與非和或非邏輯。b.中規(guī)模集成電路（MSI:MiddleScaleIntegratedCircuit）>1萬(wàn)門(mén)以?xún)?nèi)，含有計(jì)數(shù)器和邏輯功能塊等電路。c.大規(guī)模集成電路（LSI：LargeScaleIntegratedCircuit）>幾萬(wàn)門(mén)，含有更多更大邏輯功能塊，如4位CPU等。d.超大規(guī)模集成電路（VLSI：VeryLargeScaleIntegratedCircuit）>近十萬(wàn)門(mén)，如64位CPU等電路。e.特大規(guī)模集

4、成電路（ULSI：UltraLargeScaleIntegratedCircuit）>幾百萬(wàn)門(mén)以上，如DSP、CPU等電路。f.巨大規(guī)模集成電路（GSI：GigaScaleIntegratedCircuit）>千萬(wàn)門(mén)以上，如SoC等電路。5、集成電路系統(tǒng)設(shè)計(jì)需具備哪些要素？人才、工具、庫(kù)和資金。1、一個(gè)集成電路系統(tǒng)設(shè)計(jì)人才必須具備哪些方面的知識(shí)？微電子學(xué)半導(dǎo)體材料生產(chǎn)工藝（全定制設(shè)計(jì)）集成電路設(shè)計(jì)、制造生產(chǎn)和測(cè)試流程EDA工具的使用Verilog-HDL和VHDL等硬件描述語(yǔ)言系統(tǒng)電路設(shè)計(jì)原理可測(cè)性設(shè)計(jì)方法和原理版圖設(shè)計(jì)、驗(yàn)證方法和相關(guān)原

5、理等。2、簡(jiǎn)述自底向上（Bottom-Up）和自頂向下（Top-Down）設(shè)計(jì)方法的設(shè)計(jì)流程，及各自的不足或優(yōu)點(diǎn)。自底向上（Bottom-Up）設(shè)計(jì)方法a.設(shè)計(jì)流程：>確定系統(tǒng)總的功能和指標(biāo)；>系統(tǒng)劃分，并確定各功能的指標(biāo)；>設(shè)計(jì)出各功能塊的結(jié)構(gòu)化原理圖（框圖），并逐層細(xì)化直到門(mén)級(jí)原理圖；>采用邏輯模擬和時(shí)序分析自底向上逐級(jí)進(jìn)行驗(yàn)證；>生成相應(yīng)的測(cè)試向量；>版圖設(shè)計(jì)和驗(yàn)證；>版圖后仿真。b.自底向上（Bottom-Up）設(shè)計(jì)方法不足之處：>設(shè)計(jì)周期長(zhǎng),設(shè)計(jì)規(guī)模小；>設(shè)計(jì)面積較難有效控制；>系統(tǒng)級(jí)仿真和驗(yàn)證數(shù)據(jù)要到最后才能得到，設(shè)計(jì)的反復(fù)性

6、大。自頂向下（Top-Down）設(shè)計(jì)方法a.設(shè)計(jì)流程：系統(tǒng)規(guī)范確定及分析建立行為級(jí)模型、確定時(shí)序要求↓RTL級(jí)模型建立與模擬建立可綜合的VHDL模型，進(jìn)行功能驗(yàn)證↓邏輯綜合及測(cè)試綜合生成門(mén)級(jí)模型與測(cè)試向量↓預(yù)布局時(shí)序驗(yàn)證Timing驗(yàn)證↓版圖設(shè)計(jì)及驗(yàn)證布局和布線↓版圖后仿真版圖設(shè)計(jì)后的分布參數(shù)提取及時(shí)序驗(yàn)證↓系統(tǒng)級(jí)驗(yàn)證系統(tǒng)驗(yàn)證b.Top-Down設(shè)計(jì)的優(yōu)點(diǎn)：>它是滿(mǎn)足設(shè)計(jì)指標(biāo)要求的自然設(shè)計(jì)方法，克服了設(shè)計(jì)反復(fù)的問(wèn)題；>可以采用行為級(jí)模型進(jìn)行系統(tǒng)結(jié)構(gòu)設(shè)計(jì)，自動(dòng)綜合產(chǎn)生門(mén)級(jí)電路，而不必理會(huì)設(shè)計(jì)細(xì)節(jié)，且每一步都可進(jìn)行設(shè)計(jì)驗(yàn)證；>提高了一次設(shè)計(jì)的

7、成功率；>提高了設(shè)計(jì)效率，縮短了IC產(chǎn)品開(kāi)發(fā)周期，也降低了開(kāi)發(fā)費(fèi)用。1、簡(jiǎn)述新型EDA工具的發(fā)展趨勢(shì)。a.評(píng)價(jià)一個(gè)EDA軟件工具的優(yōu)劣有以下一些重要指標(biāo)：>設(shè)計(jì)可包含的“門(mén)”的數(shù)量；>仿真的速度和仿真時(shí)對(duì)0.35um以下（深亞微米）COMS工藝中“門(mén)”延遲和“線”延遲的估算精度；>邏輯綜合器的性能；（主要是反映硬件描述語(yǔ)言的使用深度）>版圖驗(yàn)證工具的正確性；b.對(duì)EDA工具新要求>前端設(shè)計(jì)時(shí)，圖形輸入法和HDL編程的混合使用EDA工具；>數(shù)字、模擬混合電路的EDA設(shè)計(jì)工具；>將系統(tǒng)級(jí)設(shè)計(jì)自動(dòng)生成門(mén)級(jí)電路的邏輯綜合器EDA工具；>可測(cè)試設(shè)計(jì)

8、EDA工具（引腳多達(dá)200~500個(gè)）。9、簡(jiǎn)述以硅材料為基礎(chǔ)的集成電路制造工藝劃分。>在硅工藝下一般可分出兩支：雙極（Bipolar）工藝、MOS（金屬-氧化物-半導(dǎo)體）場(chǎng)效應(yīng)工藝。>近年來(lái)