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《第5章_VHDL設(shè)計初步(改)ppt課件.ppt》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、EDA技術(shù)實用教程第5章VHDL設(shè)計初步VHDL的功能和標準VHDL描述輸入端口輸出端口電路的行為和功能VHDL有過兩個標準：IEEEStd1076-1987(calledVHDL1987)IEEEStd1076-1993(calledVHDL1993)【例5-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;實體結(jié)構(gòu)體5
2、.1多路選擇器VHDL描述圖5-1mux21a實體圖5-2mux21a結(jié)構(gòu)體5.1.12選1多路選擇器的VHDL描述5.1.12選1多路選擇器的VHDL描述【例5-2】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;【例5-3】...ARCHITECTUREoneOFmux
3、21aISBEGINy<=(aAND(NOTs))OR(bANDs);ENDARCHITECTUREone;5.1.12選1多路選擇器的VHDL描述【例5-4】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;5.1.12選1多路選擇器的VHDL描述圖5-
4、3mux21a功能時序波形5.1.2VHDL相關(guān)語句說明1.實體表達【例5-5】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_midata_type);ENDENTITYe_name;或：【例5-6】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_midata_type);ENDe_name;5.1.2VHDL相關(guān)語句說明2.實體名3.PORT語句和端口信號名4.端口模式INOUTINOUTBUFF
5、ER例5ENTITYe_nameISPORT(p_name:port_mdata_type;……….p_namei:port_midata_type);ENDENTITYe_name;例5中的port_m表達端口模式。定義端口上數(shù)據(jù)的流動方向和方式。IN：1）僅允許數(shù)據(jù)流入端口；2）不用的一般接地；OUT：1）僅允許數(shù)據(jù)流從實體內(nèi)部輸出；2）不能用于內(nèi)部反饋；3）不用的不能接地；INOUT：輸入輸出雙向端口；PCI總線的地址/數(shù)據(jù)復(fù)用線DMA控制器數(shù)據(jù)總線BUFFER：與INOUT類似，區(qū)別在于當(dāng)需要輸入數(shù)據(jù)時，只允許內(nèi)部回讀輸出的信
6、號，BUFFER的回讀信號不是由外部輸入的，是由內(nèi)部產(chǎn)生，向外輸出的信號。例1中a，b，s的端口模式都定義為IN，y的為OUT。4.端口模式VHDL中，預(yù)先定義好的數(shù)據(jù)類型有多種：整數(shù)數(shù)據(jù)類型INTEGER，布爾數(shù)據(jù)類型BOOLEAN，標準邏輯位數(shù)據(jù)類型STD_LOGIC和位數(shù)據(jù)類型BIT。BIT數(shù)據(jù)類型的信號規(guī)定的取值范圍是邏輯位‘0’和‘1’。必須加單引號‘’，否則認為是整數(shù)數(shù)據(jù)類型INTEGER。BIT數(shù)據(jù)類型可以參與邏輯運算或算術(shù)運算，結(jié)果仍是BIT類型。BIT數(shù)據(jù)類型的定義包含在VHDL標準程序包STANDARD中，而程序包
7、STANDARD包含于標準庫STD中。例5ENTITYe_nameISPORT(p_name:port_mdata_type;……….p_namei:port_midata_type);ENDENTITYe_name;data_type是數(shù)據(jù)類型5.數(shù)據(jù)類型BIT例7ARCHITECTUREarch_nameOFe_nameIS（說明語句）BEGIN（功能描述語句）ENDARCHITECTUREarch_name;arch_name為結(jié)構(gòu)體名（說明語句）不是必須的（功能描述語句）是必須的?？梢允遣⑿姓Z句，順序語句或是它們的混合。7，邏
8、輯操作符VHDL共有7種基本操作符AND，OR，NAND，NOR，XOR，XNOR和NOT。信號在這些操作符下可以組成組合電路。邏輯操作符所要求的操作數(shù)（操作對象）的數(shù)據(jù)類型有3種，BIT，BOOLEAN和STD_LOG
