第4章VHDL設(shè)計初步.ppt

第4章VHDL設(shè)計初步.ppt

ID:60773775

大?。?96.50 KB

頁數(shù):58頁

時間:2020-02-03

第4章VHDL設(shè)計初步.ppt_第1頁
第4章VHDL設(shè)計初步.ppt_第2頁
第4章VHDL設(shè)計初步.ppt_第3頁
第4章VHDL設(shè)計初步.ppt_第4頁
第4章VHDL設(shè)計初步.ppt_第5頁
資源描述:

《第4章VHDL設(shè)計初步.ppt》由會員上傳分享,免費在線閱讀,更多相關(guān)內(nèi)容在教育資源-天天文庫

1、EDA技術(shù)實用教程第4章VHDL設(shè)計初步4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述圖4-1mux21a實體4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述圖4-2mux21a結(jié)構(gòu)體4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述【例4-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITEC

2、TUREone;4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述【例4-2】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;ENDARCHITECTUREone;4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述【例4-3】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBI

3、T);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;4.1多路選擇器的VHDL描述KX康芯科技4.1.12選1多路選擇器的VHDL描述圖4-3mux21a功能時序波形4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明【例4-4】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_midata_typ

4、e);ENDENTITYe_name;1.實體表達(dá)2.實體名3.端口語句和端口信號名4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明4.端口模式IN輸入端口,定義的通道為單向只讀模式OUT輸出端口,定義的通道為單向輸出模式INOUT定義的通道確定為輸入輸出雙向端口BUFFER緩沖端口,其功能與INOUT類似4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明5.數(shù)據(jù)類型6.結(jié)構(gòu)體表達(dá)【例4-5】ARCHITECTUREarch_nameOFe_nameIS[說明語句]BEGIN(功能描述語句)ENDARCHITECTUREarch_name

5、;4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明7.賦值符號和數(shù)據(jù)比較符號賦值符“<=”表式中的等號“=”沒有賦值的含義,只是一種數(shù)據(jù)比較符號。IFaTHEN...--注意,a的數(shù)據(jù)類型必須是booleanIF(s1='0')AND(s2='1')OR(c

6、賦值語句賦值目標(biāo)<=表達(dá)式WHEN賦值條件ELSE表達(dá)式WHEN賦值條件ELSE...表達(dá)式;z<=aWHENp1='1'ELSEbWHENp2='1'ELSEc;4.1多路選擇器的VHDL描述KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明11.進程語句和順序語句在一個結(jié)構(gòu)體中可以包含任意個進程語句結(jié)構(gòu),所有的進程語句都是并行語句,而由任一進程PROCESS引導(dǎo)的語句(包含在其中的語句)結(jié)構(gòu)屬于順序語句。12.文件取名和存盤4.2寄存器描述及其VHDL語言現(xiàn)象4.2.1D觸發(fā)器的VHDL描述KX康芯科技【例4-6】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL

7、;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;--類似于在芯片內(nèi)部定義一個數(shù)據(jù)的暫存節(jié)點BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;--將內(nèi)部的暫存

當(dāng)前文檔最多預(yù)覽五頁,下載文檔查看全文

此文檔下載收益歸作者所有

當(dāng)前文檔最多預(yù)覽五頁,下載文檔查看全文
溫馨提示:
1. 部分包含數(shù)學(xué)公式或PPT動畫的文件,查看預(yù)覽時可能會顯示錯亂或異常,文件下載后無此問題,請放心下載。
2. 本文檔由用戶上傳,版權(quán)歸屬用戶,天天文庫負(fù)責(zé)整理代發(fā)布。如果您對本文檔版權(quán)有爭議請及時聯(lián)系客服。
3. 下載前請仔細(xì)閱讀文檔內(nèi)容,確認(rèn)文檔內(nèi)容符合您的需求后進行下載,若出現(xiàn)內(nèi)容與標(biāo)題不符可向本站投訴處理。
4. 下載文檔時可能由于網(wǎng)絡(luò)波動等原因無法下載或下載錯誤,付費完成后未能成功下載的用戶請聯(lián)系客服處理。