多晶硅的應用及自對準工藝

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1、1.自對準技術：自對準工藝是先在生長有柵氧化膜的硅單晶片上淀積一層多晶硅，然后在多晶硅上刻蝕出兩個擴散窗口，雜質經窗口熱擴散到硅單晶片內，形成源和漏擴散區(qū)，同時形成導電的多晶硅柵電極，其位置自動與源和漏的位置對準。按照這種自對準工藝，柵與源和漏的覆蓋由雜質側向擴散完成，比鋁柵工藝的覆蓋電容要小很多。采用離子注入摻雜工藝的雜質側向擴散更小，用它代替硅柵工藝中的熱擴散工藝，能進一步減小柵對源和漏的覆蓋電容。此外，在鋁柵工藝中，即使鋁柵電極比溝道短，也可增加一步離子注入工藝填充柵區(qū)旁的未銜接部分，實現(xiàn)自對準，借以減小寄生電容，可提高MOS集成電路的開關速度和工作頻率，同時也減小器件尺寸而提高電路的

2、集成度。自對準工藝在隔離氧化前的工序與一般用PN結隔離制造集成電路的工序相同。隔離氧化后，在氧化層上淀積一層厚1000~1200埃的硬Si3N4膜，然后套隔離區(qū)及基區(qū)的復合版，以光刻膠作為掩蔽，用等離子刻蝕方法去除隔離區(qū)及基區(qū)上的硬Si3N4膜，露出氧化層，用比隔離區(qū)面積稍大的掩膜版光刻隔離區(qū)，進行隔離擴散后用氫氟酸溶液漂去基區(qū)上的氧化層，到此也就完成了隔離區(qū)與基區(qū)之間的自行對準工序。隨后進行基區(qū)擴散的同時進行發(fā)射區(qū)氧化，再用等離子刻蝕方法去除作為掩蔽用的硬Si3N4膜。自對準工藝如下頁圖a~f所示。現(xiàn)在有一種全自對準槽柵IGBT(絕緣柵雙極晶體管)結構，其工藝簡單，全套工藝只有兩張光刻版，

3、提高了工藝成品率。它獨特的IGBT溝道多重短路結構，有效地防止了器件閂鎖，采用氧化層硬掩膜和硅化物工藝，實現(xiàn)了全自對準的多晶硅反刻和金屬連接，增加了IGBT芯片單位面積的元胞密度和溝道寬度，提高了器件的電流能力。用砷(As)摻雜代替磷(P)摻雜，有效地提高了源區(qū)表面濃度，實現(xiàn)了淺結工藝。整套工藝只要P+和槽柵兩張掩膜版，取消了光刻套準，從而極大地縮小了IGBT的元胞尺寸，增大了單位面積的元胞密度和溝道寬度，降低了器件的導通電阻。1.多晶硅在半導體工藝中的應用多晶硅作為重要的硅單質材料之一，早期僅用作生產單晶硅的原料。從20世紀60年代開始，多晶硅薄膜才逐漸應用于微電子領域，成為制作IC中的M

4、OS管柵極、互連線、橋接線及電容器極板的重要材料。在壓阻傳感器方面，與單晶硅相比，多晶硅薄膜器件無需p-n結襯底隔離，可實現(xiàn)高溫工作；與絕緣體上單晶硅（SOI）相比，其具有工藝簡單、制造成本低的優(yōu)勢。但是，普通多晶硅壓阻傳感器靈敏度偏低，溫度系數較高。多晶硅薄膜淀積方法很多，其中CVD法憑借其工藝簡單、成膜質量高、可批量生產等優(yōu)點得到廣泛應用。目前，LPCVD法是多數商用傳感器制作多晶硅電阻的首選工藝，主要基于硅烷的熱分解或鹵硅烷的氫還原反應。影響LPCVD法成膜質量的因素主要為淀積溫度、硅烷濃度和反應壓強，而淀積速率取決于淀積溫度和SiH4流量。隨著反應的進行，SiH4濃度沿氣流方向逐漸遞

5、減，使樣品片間均一性變差。雖然可采用溫度梯度補償，抵消SiH4損耗的影響，但是溫度的微小變化，仍會改變淀積速率，造成片間均一性變差。研究表明，在其他條件不變情況下，淀積溫度每改變1°C，淀積速率就變化5%~5.5%。此外，片內均一性也受樣品溫度分布及表面氣體流動模式的影響。當樣片受熱不均、與爐管不共心或放置不當時，片內均一性就會下降。一般來說，片內誤差在淀積速率較低時約為4%，在淀積速率較高時可達20%?，F(xiàn)在有一種鋁誘導晶化法，是一種在玻璃等廉價襯底上低溫制備大晶粒、高結晶質量的多晶硅薄膜的新方法。它所制備的多晶硅薄膜具有非常強的（111）擇優(yōu)取向，而Si（111）和BaSi2的晶格錯配率僅

6、為1％。BaSi2晶體的禁帶寬度為1.5eV，在1.5eV時的光吸收系數比晶硅高兩個數量級，因此其是很有潛力的太陽電池材料。1.簡述雙極晶體管電流放大系數隨頻率變化的原因晶體管有高頻管和低頻管之分，一般來說低頻管只能用在3MC以下的頻率范圍；而高頻管則可以用到幾十或者幾百MC的高頻范圍，有時稱超過75MC的管子為超高頻晶體管。下圖是電流放大系數隨頻率變化的關系圖，由圖可看出頻率每提高一倍，電流放大系數下降一半。晶體管的共射極電流放大系數β與信號頻率f間的關系為：式中，β0為低頻是的電流放大系數，fβ為共射極的截止頻率。特征頻率fT是晶體管可以起電流放大作用的最高頻率的限度，是共射極電路設計的

7、一個重要依據，，fT也被稱為“增益寬帶乘積”。因為β反映了晶體管對電流的增益作用，f代表了從低頻起到某一頻率f的頻帶寬度。所以β和f的乘積就代表了增益帶寬乘積。晶體管的電流放大系數隨訊號頻率增高而下降，有如下四種原因：1、發(fā)射結勢壘電容的充放電引起發(fā)射效率的下降。根據晶體管的等效電路，如下圖所示。PN結的勢壘電容是并聯(lián)在PN結電阻上的。交流訊號ie的一部分流過勢壘電容CT，它不參加基區(qū)輸運。因此使注入到基區(qū)的