低功耗模擬前端的電路設(shè)計(jì)

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1、低功耗模擬前端的電路設(shè)計(jì).freelV。利用兼容于SPITM和MICRO的3線串行接口可對(duì)工作模式進(jìn)行控制,并可進(jìn)行電源,同時(shí)可以選擇關(guān)斷、空閑、待機(jī)、發(fā)送、接收及收發(fā)模式。通過3線串口將器件配置為發(fā)送、接收或收發(fā)模式,可使MAX5865工作在FDD或TDD系統(tǒng)。在TDD模式下,接收與發(fā)送DAC可以共用數(shù)字總線,并可將數(shù)字I/O的數(shù)目減少到一組10位并行多路復(fù)用總線;而在FDD模式下,MAX5865的數(shù)字I/O可以被配置為18位并行多路復(fù)用總線,以滿足雙8位ADC與雙10位DAC的需要。1MAX5865的工作原理圖1所示為M

2、AX5865內(nèi)部結(jié)構(gòu)原理框圖,其中,.freelA1.024V基準(zhǔn)下滿量程輸出電流驅(qū)動(dòng)400Ω內(nèi)部電阻可得到±400mV的滿量程差分輸出電壓。而采用差分輸出設(shè)計(jì)時(shí),將模擬輸出偏置在1.4V共模電壓,則可驅(qū)動(dòng)輸入阻抗大于70kΩ的差分輸入級(jí),從而簡(jiǎn)化RF正交上變頻器與模擬前端電路的接口。RF上變頻器需要1.3V至1.5V的共模偏壓,內(nèi)部直流共模偏壓在保持每個(gè)發(fā)送DAC整個(gè)動(dòng)態(tài)范圍的同時(shí)可以省去分立的電平偏移設(shè)置電阻,而且不需要編碼發(fā)生器產(chǎn)生電平偏移。圖2(b)給出了時(shí)鐘、輸入數(shù)據(jù)與模擬輸出之間的時(shí)序關(guān)系。一般情況下,I通道數(shù)

3、據(jù)ID在時(shí)鐘信號(hào)的下降沿鎖存,Q通道數(shù)據(jù)QD則在時(shí)鐘信號(hào)的上升沿鎖存。I與Q通道的輸出同時(shí)在時(shí)鐘信號(hào)的下一個(gè)上升沿被刷新。3線串口可用來控制MAX5865的工作模式。上電時(shí),首先必須通過編程使MAX5865工作在所希望的模式下。利用3線串口對(duì)器件編程可以使器件工作在關(guān)斷、空閑、待機(jī)、Rx、Tx或Xcvr模式下,同時(shí)可由一個(gè)8位數(shù)據(jù)寄存器來設(shè)置工作模式,并可在所有六種模式下使串口均保持有效。在關(guān)斷模式下,MAX5865的模擬電路均被關(guān)斷,ADC的數(shù)字輸出被置為三態(tài)模式,從而最大限度地降低了功耗;而空閑模式時(shí),只有基準(zhǔn)與時(shí)鐘

4、分配電路上電,所有其它功能電路均被關(guān)斷,ADC輸出被強(qiáng)制為高阻態(tài)。而在待機(jī)狀態(tài)下,只有ADC基準(zhǔn)上電,器件的其它功能電路均關(guān)斷,流水線ADC亦被關(guān)斷,DA0~DA7為高阻態(tài)。圖22MAX5865的典型應(yīng)用 MAX5865能以FDD或TDD模式工作在各種不同的應(yīng)用中如在A-3GPPFDD與4G技術(shù)的FDD應(yīng)用中工作于Xcvr模式,或在TD-SCDMA、A-3GPPTDD、IEEE802.11a/b/g及IEEE802.16等TDD應(yīng)用中在Tx與Rx模式間切換等。在FDD模式下,ADC和DAC可同時(shí)工作,且當(dāng)fC

5、LK為40MHz時(shí),消耗的功率為75.6mHz時(shí),Rx模式下的功耗為63mAX5865工作在TDD模式的應(yīng)用電路,該方案提供了完整的802.11b射頻前端解決方案。由于MAX5865的DAC采用共模電壓為1.4V的全差分模擬輸出,而ADC具有較寬的輸入共模范圍,可以直接與RF收發(fā)器接口,因此可省去電平轉(zhuǎn)換電路所需要的分立元件和放大器。同時(shí),由于內(nèi)部產(chǎn)生共模電壓免除了編碼發(fā)生器的電平偏移或由電阻電平偏移引起的衰減,DAC保持了全動(dòng)態(tài)范圍。MAX5865的ADC具有1VP-P滿量程范圍,可接受VDD/2±200mV的輸入共模電

6、平。由于可以省去分立的增益放大器與電平轉(zhuǎn)換元件,因此簡(jiǎn)化了RF正交解調(diào)器與ADC之間的模擬接口。3設(shè)計(jì)注意事項(xiàng)3.1系統(tǒng)時(shí)鐘輸入(CLK)MAX5865芯片的ADC與DAC共享同一CLK輸入,該輸入接受由OVDD設(shè)定的CMOS兼容信號(hào)電平,范圍為1.8V至VDD。由于器件的級(jí)間轉(zhuǎn)換取決于外部時(shí)鐘上升沿和下降沿的重復(fù)性,因此,設(shè)計(jì)時(shí)應(yīng)采用具有低抖動(dòng)、快速上升和下降(2ns)的時(shí)鐘。特別是在時(shí)鐘信號(hào)的上升沿進(jìn)行采樣時(shí),其上升沿的抖動(dòng)更應(yīng)盡可能地低。任何明顯的時(shí)鐘抖動(dòng)都會(huì)影響片上ADC的SNR性能。實(shí)際上,欠采樣應(yīng)用對(duì)時(shí)鐘抖動(dòng)的要

7、求更嚴(yán)格,由于此時(shí)有可能將時(shí)鐘輸入作為模擬輸入對(duì)待,因此,布線時(shí)應(yīng)避開任何模擬輸入或其它數(shù)字信號(hào)線。MAX5865的時(shí)鐘輸入工作在OVDD/2電壓閾值下,能接受50%±15%的占空比。3.2基準(zhǔn)配置MAX5865內(nèi)部具有精密的1.024V內(nèi)部帶隙基準(zhǔn),該基準(zhǔn)可在整個(gè)電源供電范圍與溫度范圍內(nèi)保持穩(wěn)定。在內(nèi)部基準(zhǔn)模式下,REFIN接VDD時(shí)的VREF是由內(nèi)部產(chǎn)生的0.512V。、REFP、REFN均為低阻輸出,電壓分別為V=VDD/2、VREFP=VDD/2+VREF/2、VREFN=VDD/2-VREF/2。分別用0.33μF

8、電容作為REFP、REFN與引腳的旁路電容,并用0.1μF電容將REFIN旁路到GND。在外部基準(zhǔn)模式下,在REFIN引腳一般應(yīng)施加1.024V±10%的電壓。該模式下,、REFP與REFN均為低阻輸出,電壓分別為V=VDD/2、VREFP=VDD/2+VREF/4、VREFN=VDD/2