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1、此文檔收集于網絡，如有侵權，請聯(lián)系網站刪除學院FPGA設計實踐報告題目：數(shù)字秒表的設計院系：計算機與信息工程學院專業(yè)：電子科學與技術年級姓名：學號：指導老師：一、課程設計目的：本課程的授課對象是電子科學與技術專業(yè)本科生，是電子類專業(yè)的一門重要的實踐課程，是理論與實踐相結合的重要環(huán)節(jié)。本課程有助于培養(yǎng)學生的數(shù)字電路設計方法、掌握模塊劃分、工程設計思想與電路調試能力，為以后從事各種電路設計、制作與調試工作打下堅實的基礎。二、課程設計要求：l.設計用于體育比賽用的數(shù)字秒表,要求：此文檔僅供學習與交流此文檔收集于網絡，如
2、有侵權，請聯(lián)系網站刪除 ?、庞嫊r精度應大于l/100S,計時器能顯示1/100S的時間,提供給計時器內部定時的時鐘脈沖頻率應大于l00Hz,這里選用1kHz?！ 、朴嫊r器的最長計時時間為l小時,為此需要一個6位的顯示器,顯示的最長時間為59分59.99秒?！?.設置有復位和起/停開關 ?、艔臀婚_關用來使計時器清零,并作好計時準備?！ 、破?停開關的使用方法與傳統(tǒng)的機械式計時器相同,即按一下起/停開關,啟動計時器開始計時,再按一下起/停開關計時終止?！ 、菑臀婚_關可以在任何情況下使用, 即使在計時過程中,只要按一下
3、復位開關,計時進程立刻終止,并對計時器清零。 3.復位和起/停開關應有內部消抖處理?！?.采用VHDL語言用層次化設計方法設計符合上述功能要求的數(shù)字秒表。 5.對電路進行功能仿真,通過有關波形確認電路設計是否正確?！?.完成電路全部設計后,通過系統(tǒng)實驗箱下載驗證設計課題的正確性。三、系統(tǒng)組成與工作原理：數(shù)字秒表框圖：1、電路原理圖:2、工作原理: l.計時控制器作用是控制計時。計時控制器的輸入信號是啟動、暫停和清零。為符合慣例,將啟動和暫停功能設置在同一個按鍵上,按一次是啟動,此文檔僅供學習與交流此文檔收集于網絡
4、，如有侵權，請聯(lián)系網站刪除按第二次是暫停,按第三次是繼續(xù)。所以計時控制器共有2個開關輸入信號,即啟動/暫停和清除。計時控制器輸出信號為計數(shù)允許/保持信號和清零信號?！ ?.計時電路的作用是計時,其輸入信號為lkHz時鐘、計數(shù)允許/保持和清零信號,輸出為l0ms、l00ms、s和min的計時數(shù)據(jù)?！ ?.時基分頻器是一個l0分頻器,產生l0ms周期的脈沖,用于計時電路時鐘信號。4.顯示電路為動態(tài)掃描電路,用以顯示十分位、min、10s、s、100ms和10ms信號。三、系統(tǒng)設計的實現(xiàn)：要滿足數(shù)字秒表的精度，首先應該
5、獲得精確的計時基準信號，這里的系統(tǒng)精度要求為l/100S,計時器能顯示1/100S的時間,提供給計時器內部定時的時鐘脈沖頻率應大于l00Hz,這里選用1kHz，因此每來1000個外界輸入脈沖就輸出一個頻率，該頻率的時間周期正好為0.01S，即先將外界脈沖進行1MHz→100Hz的分頻。0.1s、1s、1min等計時單位之間的進位轉換可以通過十進制與六進制計數(shù)器來實現(xiàn)。每位計數(shù)器均能輸出相應計時單位計數(shù)結果，其中十進制計數(shù)器可以實現(xiàn)0.01s、0.1s、1s和1min單位單元的計數(shù)；六進制可以實現(xiàn)10s、10min
6、為單位的計數(shù)。由于秒表需要具有異步清零和啟動/暫停功能，因此可以將每個計數(shù)器都設置異步清零和啟動/暫停輸入端口，再將各計數(shù)器進行級聯(lián)，即可同步顯示不同量度單位的計時內容，如圖所示圖中，U0模塊用于將外界脈沖進行1MHz→100Hz的分頻，從而得到0.01s的脈沖信號，U1用于實現(xiàn)0.1s的脈沖信號，U2用于實現(xiàn)1s的脈沖信號，U3和U4用于實現(xiàn)1min的脈沖信號，U5和U6用于實現(xiàn)1H的脈沖信號。除U0外，U1~U6的CQ可驅動顯示帶譯碼器的七段LED進行數(shù)字顯示。通過上述分析可知，數(shù)字秒表的構成實際上依賴于三個
7、基本模塊，即1MHz→100Hz的分頻模塊、十進制計數(shù)器模塊和六進制計數(shù)器模塊，然后使用一個頂層模塊將這些基本模塊通過元件調用與映射的關系進行有機的結合。Start程序初始化CLK、CLR、ENA計時顯示結果總體流程圖如下：此文檔僅供學習與交流此文檔收集于網絡，如有侵權，請聯(lián)系網站刪除1、頂層模塊程序由于十進制計數(shù)器模塊和六進制計數(shù)器模塊會產生計數(shù)溢出信號，而這些溢出信號有可能作為下一計數(shù)器的時鐘輸入脈沖，因此在頂層模塊程序結構體中需要定義相應的暫存計數(shù)溢出信號。頂層模塊程序編寫如下：--數(shù)字秒表的頂層模塊程序m
8、iaobiao.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmiaobiaoISPORT(CLR:INSTD_LOGIC;--定義清零輸入端CLK:INSTD_LOGIC;--定義外界時鐘脈沖輸入端ENA:INSTD_LOGIC;--定義啟動/暫停輸入端DOUT:OUTSTD_LOGIC_VECTOR(23DOWNTO0
