FPGA數(shù)字秒表的設(shè)計(jì).doc

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1、此文檔收集于網(wǎng)絡(luò)，如有侵權(quán)，請(qǐng)聯(lián)系網(wǎng)站刪除學(xué)院FPGA設(shè)計(jì)實(shí)踐報(bào)告題目：數(shù)字秒表的設(shè)計(jì)院系：計(jì)算機(jī)與信息工程學(xué)院專(zhuān)業(yè)：電子科學(xué)與技術(shù)年級(jí)姓名：學(xué)號(hào)：指導(dǎo)老師：一、課程設(shè)計(jì)目的：本課程的授課對(duì)象是電子科學(xué)與技術(shù)專(zhuān)業(yè)本科生，是電子類(lèi)專(zhuān)業(yè)的一門(mén)重要的實(shí)踐課程，是理論與實(shí)踐相結(jié)合的重要環(huán)節(jié)。本課程有助于培養(yǎng)學(xué)生的數(shù)字電路設(shè)計(jì)方法、掌握模塊劃分、工程設(shè)計(jì)思想與電路調(diào)試能力，為以后從事各種電路設(shè)計(jì)、制作與調(diào)試工作打下堅(jiān)實(shí)的基礎(chǔ)。二、課程設(shè)計(jì)要求：l.設(shè)計(jì)用于體育比賽用的數(shù)字秒表,要求：此文檔僅供學(xué)習(xí)與交流此文檔收集于網(wǎng)絡(luò)，如

2、有侵權(quán)，請(qǐng)聯(lián)系網(wǎng)站刪除　?、庞?jì)時(shí)精度應(yīng)大于l/100S,計(jì)時(shí)器能顯示1/100S的時(shí)間,提供給計(jì)時(shí)器內(nèi)部定時(shí)的時(shí)鐘脈沖頻率應(yīng)大于l00Hz,這里選用1kHz?！　、朴?jì)時(shí)器的最長(zhǎng)計(jì)時(shí)時(shí)間為l小時(shí),為此需要一個(gè)6位的顯示器,顯示的最長(zhǎng)時(shí)間為59分59.99秒。　2.設(shè)置有復(fù)位和起/停開(kāi)關(guān)　?、艔?fù)位開(kāi)關(guān)用來(lái)使計(jì)時(shí)器清零,并作好計(jì)時(shí)準(zhǔn)備?！　、破?停開(kāi)關(guān)的使用方法與傳統(tǒng)的機(jī)械式計(jì)時(shí)器相同,即按一下起/停開(kāi)關(guān),啟動(dòng)計(jì)時(shí)器開(kāi)始計(jì)時(shí),再按一下起/停開(kāi)關(guān)計(jì)時(shí)終止。　?、菑?fù)位開(kāi)關(guān)可以在任何情況下使用,　即使在計(jì)時(shí)過(guò)程中,只要按一下

3、復(fù)位開(kāi)關(guān),計(jì)時(shí)進(jìn)程立刻終止,并對(duì)計(jì)時(shí)器清零?！?.復(fù)位和起/停開(kāi)關(guān)應(yīng)有內(nèi)部消抖處理?！?.采用VHDL語(yǔ)言用層次化設(shè)計(jì)方法設(shè)計(jì)符合上述功能要求的數(shù)字秒表?！?.對(duì)電路進(jìn)行功能仿真,通過(guò)有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確?！?.完成電路全部設(shè)計(jì)后,通過(guò)系統(tǒng)實(shí)驗(yàn)箱下載驗(yàn)證設(shè)計(jì)課題的正確性。三、系統(tǒng)組成與工作原理：數(shù)字秒表框圖：1、電路原理圖:2、工作原理:　l.計(jì)時(shí)控制器作用是控制計(jì)時(shí)。計(jì)時(shí)控制器的輸入信號(hào)是啟動(dòng)、暫停和清零。為符合慣例,將啟動(dòng)和暫停功能設(shè)置在同一個(gè)按鍵上,按一次是啟動(dòng),此文檔僅供學(xué)習(xí)與交流此文檔收集于網(wǎng)絡(luò)

4、，如有侵權(quán)，請(qǐng)聯(lián)系網(wǎng)站刪除按第二次是暫停,按第三次是繼續(xù)。所以計(jì)時(shí)控制器共有2個(gè)開(kāi)關(guān)輸入信號(hào),即啟動(dòng)/暫停和清除。計(jì)時(shí)控制器輸出信號(hào)為計(jì)數(shù)允許/保持信號(hào)和清零信號(hào)?！　?.計(jì)時(shí)電路的作用是計(jì)時(shí),其輸入信號(hào)為lkHz時(shí)鐘、計(jì)數(shù)允許/保持和清零信號(hào),輸出為l0ms、l00ms、s和min的計(jì)時(shí)數(shù)據(jù)?！　?.時(shí)基分頻器是一個(gè)l0分頻器,產(chǎn)生l0ms周期的脈沖,用于計(jì)時(shí)電路時(shí)鐘信號(hào)。4.顯示電路為動(dòng)態(tài)掃描電路,用以顯示十分位、min、10s、s、100ms和10ms信號(hào)。三、系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)：要滿(mǎn)足數(shù)字秒表的精度，首先應(yīng)該

5、獲得精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里的系統(tǒng)精度要求為l/100S,計(jì)時(shí)器能顯示1/100S的時(shí)間,提供給計(jì)時(shí)器內(nèi)部定時(shí)的時(shí)鐘脈沖頻率應(yīng)大于l00Hz,這里選用1kHz，因此每來(lái)1000個(gè)外界輸入脈沖就輸出一個(gè)頻率，該頻率的時(shí)間周期正好為0.01S，即先將外界脈沖進(jìn)行1MHz→100Hz的分頻。0.1s、1s、1min等計(jì)時(shí)單位之間的進(jìn)位轉(zhuǎn)換可以通過(guò)十進(jìn)制與六進(jìn)制計(jì)數(shù)器來(lái)實(shí)現(xiàn)。每位計(jì)數(shù)器均能輸出相應(yīng)計(jì)時(shí)單位計(jì)數(shù)結(jié)果，其中十進(jìn)制計(jì)數(shù)器可以實(shí)現(xiàn)0.01s、0.1s、1s和1min單位單元的計(jì)數(shù)；六進(jìn)制可以實(shí)現(xiàn)10s、10min

6、為單位的計(jì)數(shù)。由于秒表需要具有異步清零和啟動(dòng)/暫停功能，因此可以將每個(gè)計(jì)數(shù)器都設(shè)置異步清零和啟動(dòng)/暫停輸入端口，再將各計(jì)數(shù)器進(jìn)行級(jí)聯(lián)，即可同步顯示不同量度單位的計(jì)時(shí)內(nèi)容，如圖所示圖中，U0模塊用于將外界脈沖進(jìn)行1MHz→100Hz的分頻，從而得到0.01s的脈沖信號(hào)，U1用于實(shí)現(xiàn)0.1s的脈沖信號(hào)，U2用于實(shí)現(xiàn)1s的脈沖信號(hào)，U3和U4用于實(shí)現(xiàn)1min的脈沖信號(hào)，U5和U6用于實(shí)現(xiàn)1H的脈沖信號(hào)。除U0外，U1~U6的CQ可驅(qū)動(dòng)顯示帶譯碼器的七段LED進(jìn)行數(shù)字顯示。通過(guò)上述分析可知，數(shù)字秒表的構(gòu)成實(shí)際上依賴(lài)于三個(gè)

7、基本模塊，即1MHz→100Hz的分頻模塊、十進(jìn)制計(jì)數(shù)器模塊和六進(jìn)制計(jì)數(shù)器模塊，然后使用一個(gè)頂層模塊將這些基本模塊通過(guò)元件調(diào)用與映射的關(guān)系進(jìn)行有機(jī)的結(jié)合。Start程序初始化CLK、CLR、ENA計(jì)時(shí)顯示結(jié)果總體流程圖如下：此文檔僅供學(xué)習(xí)與交流此文檔收集于網(wǎng)絡(luò)，如有侵權(quán)，請(qǐng)聯(lián)系網(wǎng)站刪除1、頂層模塊程序由于十進(jìn)制計(jì)數(shù)器模塊和六進(jìn)制計(jì)數(shù)器模塊會(huì)產(chǎn)生計(jì)數(shù)溢出信號(hào)，而這些溢出信號(hào)有可能作為下一計(jì)數(shù)器的時(shí)鐘輸入脈沖，因此在頂層模塊程序結(jié)構(gòu)體中需要定義相應(yīng)的暫存計(jì)數(shù)溢出信號(hào)。頂層模塊程序編寫(xiě)如下：--數(shù)字秒表的頂層模塊程序m

8、iaobiao.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmiaobiaoISPORT(CLR:INSTD_LOGIC;--定義清零輸入端CLK:INSTD_LOGIC;--定義外界時(shí)鐘脈沖輸入端ENA:INSTD_LOGIC;--定義啟動(dòng)/暫停輸入端DOUT:OUTSTD_LOGIC_VECTOR(23DOWNTO0