三、半整數與奇數分頻器設計

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1、實驗3半整數與奇數分頻器設計一實驗目的1　熟悉ＱuartusII的ＶＨＤＬ文本設計流程全過程，學習計數器的設計與仿真2　掌握簡單邏輯電路的設計方法與功能仿真技巧。3學習并掌握用VHDL語言、語法規(guī)則4學習使用VHDL語言進行半整數與奇數分頻器的設計二.實驗儀器設備1PC機，1臺2ＱuartusII系統(tǒng)三.實驗原理1參考教材中的相關內容；2根據老師教學演示的相關內容。四.實驗內容用VHDL語言設計一個半整數與奇數分頻器，并進行編輯，編譯與仿真。要求(1)設置時鐘信號源;(2)用VHDL語言對半整數與奇數分

2、頻器進行程序設計；(3)對于所設計的程序進行編譯，檢查糾錯。(4)程序完善之后進行程序的仿真并進行波形的記錄與分析。五.實驗參考程序占空比為50%的任意奇數次（5）分頻電路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;--輸入時鐘信號K_OR,K1,K2:OUTSTD_LOGIC);--輸出信號END;ARCHITECTUREbhvOFCNT1

3、0ISSIGNALC1,C2:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALM1,M2:STD_LOGIC;BEGINPROCESS(CLK,C1)--敏感信號BEGINIFRISING_EDGE(CLK)THENIF(C1="100")THENC1<="000";ELSEC1<=C1+1;ENDIF;IF(C1="001")THENM1<=NOTM1[ELSIF(C1="011")THENM1<=NOTM1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,C2

4、)BEGINIFFALLING_EDGE(CLK)THENIF(C2="100")THENC2<="000";ELSEC2<=C2+1;ENDIF;IF(C2="001")THENM2<=NOTM2;ELSIF(C2="011")THENM2<=NOTM2;ENDIF;ENDIF;ENDPROCESS;K1<=M1;K2<=M2;K_OR<=M1ORM2;ENDbhv;六.實驗仿真圖形