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《FPGA奇數(shù)和偶數(shù)分頻器和半整數(shù)及任意小數(shù)分頻器設(shè)計(Verilog程序).doc》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、Author:---EngineerLhrace1、半整數(shù)分頻占空比不為50%//說明：設(shè)計的史上最好用的半整數(shù)分頻占空比不為50%，包含設(shè)計思路modulediv_5(clk,clk_div,cnt1,cnt2,temp1,temp2);//N+0.5inputclk;outputclk_div;outputreg[31:0]cnt1,cnt2;outputregtemp1,temp2;initialbegintemp1=0;temp2=1;end//首先進行初始化，temp1=0;temp2=1parameterN=5;//設(shè)定分頻系數(shù)為N+0.5always@(posedgeclk)/
2、/temp1上升沿跳變beginif(cnt1==2*N)//2*Nbegincnt1[31:0]<=32'd0;endelsebegincnt1[31:0]<=cnt1[31:0]+32'd1;endif(cnt1==32'd0)begintemp1<=1;end//高電平時間為N+1;if(cnt1==N+1)begintemp1<=0;end//低電平時間為N;endalways@(negedgeclk)//temp2下降沿跳變beginif(cnt2==2*N)//2*Nbegincnt2[31:0]<=32'd0;endelsebegincnt2[31:0]<=cnt2[31:0]
3、+32'd1;endif(cnt2==32'd0)begintemp2<=0;end//低電平時間為N;if(cnt2==N)begintemp2<=1;end//高電平時間為N+1;endassignclk_div=temp1&&temp2;//邏輯與endmodule//如果要進行N+0.5分頻//思路：總的來說要進行N+1+N=2N+1次分頻//在時鐘的上升沿和下降沿都進行跳變//上升沿進行占空比為N+1比N的時鐘temp1;//下降沿進行占空比為N比N+1的時鐘temp2;//最后div=temp1&&temp2即可得到所需要的半整數(shù)分頻分頻5.5仿真結(jié)果2、奇數(shù)分頻占空比為50%/
4、/說明：奇數(shù)分頻。modulediv_5(clk,clk_div,cnt1,cnt2,temp1,temp2);//inputclk;outputclk_div;outputreg[31:0]cnt1,cnt2;outputregtemp1,temp2;parameterN=5;//設(shè)定分頻系數(shù)always@(posedgeclk)beginif(cnt1==N-1)//N-1進行N計數(shù)begincnt1[31:0]<=32'd0;endelsebegincnt1[31:0]<=cnt1[31:0]+32'd1;endif(cnt1==32'd0)begintemp1<=1;end//if(
5、cnt1==(N-1)/2)begintemp1<=0;end//當計數(shù)到(N-1)/2時翻轉(zhuǎn)endalways@(negedgeclk)beginif(cnt2==N-1)//N-1begincnt2[31:0]<=32'd0;endelsebegincnt2[31:0]<=cnt2[31:0]+32'd1;endif(cnt2==32'd0)begintemp2<=1;end//;if(cnt2==(N-1)/2)begintemp2<=0;end//當計數(shù)到(N-1)/2時翻轉(zhuǎn);endassignclk_div=temp1
6、
7、temp2;//邏輯或endmodule2任意小數(shù)分頻Mod
8、ulexiao_fenpin(clk,divclk);//占空比為50%任意小數(shù)分頻inputclk;regclkout;regdelete;parameterk=10;reg[k-1:0]p;parameterM=13;//clk輸入的頻率，parameterN=11;//需要得到的頻率//假如是13Mhz,要生成一個11M的頻率//占空比為50%//由M時鐘分頻等到N頻率的方法。always@(posedgeclk)beginif(p>=M)beginp[k-1:0]<=p[k-1:0]-M+N;delete<=1'b0;endif(p9、+N;endif(N<=p&&p
