fpga時序分析時序約束知識

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1、一、FPGA時序分析，時序約束知識標簽:?時序?FPGA?知識?2009-08-0516:47時序約束目的：一、提高設計的工作頻率二、獲得正確的時序分析報告（STA：靜態(tài)時序分析）常用的時序概念：周期，最大時鐘頻率、時鐘建立時間、時鐘保持時間、時鐘到輸出延時、管腳到管腳延時、Slack和時鐘偏斜（Skew).周期：如圖1是周期示意圖，當計算出Tperiod，那么當然fmax=1/Tperiod,fmax是顯示設計最重要的性能指標之一。時鐘建立時間：如圖3所示是時鐘建立時間的計算方法時鐘保持時間：同樣利用圖3的模型計算Th=clkdelay-datadelay+Microhol

2、d注意：前兩個公式中提到的Microsetup和Microhold一般均是一個小于1ns的常量。時鐘輸出延遲：他是指在時鐘有效到數據有效的最大時鐘間隔如圖4所示Tco=clkdelay+datadelay+Microcoslack:表示設計是否滿足時序的一個稱謂：正的slack表示滿足時序，負的slack表示不滿足時序。保持時間slack是一個重要的概念，引起不滿足的主要原因是時鐘偏斜大于數據路徑的偏斜。Quartus2時序分析工具和優(yōu)化向導：常用的三種時序約束設置方法：1通過Assignment/timingsettings2Assignment/timingwiardto

3、ol3Assignment/Assignmenteditor選擇在圖形界面下完成對設計的時序約束。一般情況下前兩種是做全局的時序約束，后一種是做局部的時序約束，另外還可以通過修改.qsf文件來實現(xiàn)。時序約束思想：時序約束一般都是先全局后個別，如果沖突則個別的優(yōu)先級更高。一、將編繹器設置為時序驅動編繹，即是指讓編繹過程盡量向著滿足時序約束方向努力！assignment/settings/fittersetting.二、全局時鐘設置如果在設計中只有一個全局時鐘，或者所有的時鐘同頻，可以在Quartus2中只設置一個全局時鐘約束。Assignment/timingsettings三

4、、時序向導在用記對時序約束設置不熟悉的情況下，可以選擇使用向導。Assignment/classictiminganalyserwizards.四、可以設置獨立時鐘與衍生時鐘，衍生時鐘是由獨立時鐘變化而來的，他是由獨立時鐘分頻，倍頻，移相等變化而來的，可以在設置中確定二者的關系Assignment/settings/timinganalysesetting/classictiminganalysesetting/individualclock。五、通過assignmenteditor設置個別時鐘約束?Tperiod的計算公式邏輯延時與互連延時時鐘建立時間計算時鐘到輸出計算方法

5、二、FPGA設計優(yōu)化（資源優(yōu)化）標簽:?FPGA?資源?設計?2009-08-0712:59當我們完成了一個系統(tǒng)設計時，常常會發(fā)現(xiàn)一些使系統(tǒng)不能滿足要求的問題，如速度不夠高，資源不夠用等等，這時我們就得采用各種方法，使系統(tǒng)盡量能夠滿足要求，即是速度優(yōu)化與資源利用優(yōu)化，今天我想談的是資源利用優(yōu)化！一、在我們編繹工程之前做一點小設置：???Assignment

6、驅動編繹，F(xiàn)ittereffort先選擇AutoFit。二、資源利用優(yōu)化??1，設計代碼優(yōu)化??常用面積優(yōu)化技術包括(1）模塊時分復用（2）改變狀態(tài)機編碼（3）改變實現(xiàn)方式??一般狀態(tài)數比較多的話，采用格雷碼和二進制編碼方式使用資源最少，采用獨熱（one-hot)的編碼方式，由于每個狀態(tài)用一個比特表示，所以性能最高。??2，資源重新分配??在FPGA內部有一些專用的功能塊，如RAM塊和DSP塊，可以設置軟件使用這些專用模塊，不僅可以提高性能，而且還可以優(yōu)化資源。??3，網表面積優(yōu)化??如果你是用的第三方綜合工具，可以用ALTERA的WYSIWYG原語再綜合進行優(yōu)化。Quart

7、us2資源優(yōu)化顧問：Tools/ResourceOptimizationAdvisor命令。第十節(jié)Quartus2中RAM與ROM的使用方法與技巧標簽:?ROM?RAM?技巧?2009-08-0920:19今天我們來練習一下通過Quartus2中的MegaWizardplug-in來生成RAM或ROM然后練習對他們的使用。一、生成過程中需要注意的幾點：??（1）選擇RAM或ROM的空間大小（2）選擇RAM或ROM的數據寬度（3）對控制信號的選取是否需要時鐘使能信號，是否需要輸入輸出清零信號（4）RAM或