資源描述：
《時(shí)序約束與時(shí)序分析.ppt》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫(kù)。
1、時(shí)序約束與時(shí)序分析設(shè)計(jì)中常用的約束設(shè)計(jì)中常用的約束（Assignments或Constraints）主要分為3類(lèi)：時(shí)序約束：主要用于規(guī)范設(shè)計(jì)的時(shí)序行為，表達(dá)設(shè)計(jì)者期望滿足的時(shí)序條件，指導(dǎo)綜合和布局布線階段的優(yōu)化算法等。區(qū)域與位置約束：主要用于指定芯片I/O引腳位置以及指導(dǎo)實(shí)現(xiàn)工具在芯片特定的物理區(qū)域進(jìn)行布局布線。其他約束：泛指目標(biāo)芯片型號(hào)、接口位置，電氣特性等約束屬性。時(shí)序約束的主要作用提高設(shè)計(jì)的工作頻率通過(guò)附加時(shí)序約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。獲得
2、正確的時(shí)序分析報(bào)告QuartusII的靜態(tài)時(shí)序分析（STA）工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入時(shí)序約束，以便STA工具能輸出正確的時(shí)序分析結(jié)果。靜態(tài)時(shí)序分析與動(dòng)態(tài)時(shí)序仿真的區(qū)別動(dòng)態(tài)時(shí)序仿真是針對(duì)給定的仿真輸入信號(hào)波形，模擬設(shè)計(jì)在器件實(shí)際工作時(shí)的功能和延時(shí)情況，給出相應(yīng)的仿真輸出信號(hào)波形。它主要用于驗(yàn)證設(shè)計(jì)在器件實(shí)際延時(shí)情況下的邏輯功能。由動(dòng)態(tài)時(shí)序仿真報(bào)告無(wú)法得到設(shè)計(jì)的各項(xiàng)時(shí)序性能指標(biāo)，如最高時(shí)鐘頻率等。靜態(tài)時(shí)序分析則是通過(guò)分析每個(gè)時(shí)序路徑的延時(shí)，計(jì)算出設(shè)計(jì)的各項(xiàng)時(shí)序性
3、能指標(biāo)，如最高時(shí)鐘頻率、建立保持時(shí)間等，發(fā)現(xiàn)時(shí)序違規(guī)。它僅僅聚焦于時(shí)序性能的分析，并不涉及設(shè)計(jì)的邏輯功能，邏輯功能驗(yàn)證仍需通過(guò)仿真或其他手段（如形式驗(yàn)證等）進(jìn)行。靜態(tài)時(shí)序分析是最常用的分析、調(diào)試時(shí)序性能的方法和工具。QuartusII中的時(shí)序分析報(bào)告Timinganalyzer：Timinganalyzersettings：時(shí)序分析設(shè)置，包括目標(biāo)器件、時(shí)序分析報(bào)告中報(bào)告的內(nèi)容、時(shí)序約束。Timinganalyzersummary：時(shí)序分析概要Clocksetup：時(shí)間建立關(guān)系tsu：輸入建立時(shí)間th：
4、輸入保持時(shí)間tco：時(shí)鐘到輸出延時(shí)tpd：管腳到管腳延時(shí)Minimumtpd&tco：最小tpd&tco設(shè)計(jì)中常用的時(shí)序概念時(shí)鐘偏斜周期與最高頻率建立時(shí)間保持時(shí)間時(shí)鐘到輸出延時(shí)管腳到管腳延時(shí)Slack時(shí)鐘偏斜時(shí)鐘偏斜：指一個(gè)同源時(shí)鐘到達(dá)兩個(gè)不同的寄存器時(shí)鐘端的時(shí)間差別。clockskew：Thedifferenceinthearrivaltimeofaclocksignalattwodifferentregisters,whichcanbecausedbypathlengthdifferencesbe
5、tweentwoclockpaths,orbyusinggatedorrippledclocks.Clockskewisthemostcommoncauseofinternalholdviolations.最小時(shí)鐘周期與最高時(shí)鐘頻率最小時(shí)鐘周期：tCLK=Microtco+tLOGIC+tNET+MicrotSU－tCLK_SKEWtCLK_SKEW=tCD2－tCD1最高時(shí)鐘頻率：fmax=1/tCLK同步電路數(shù)據(jù)傳輸模型Tips同步系統(tǒng)的運(yùn)行速度即同步時(shí)鐘的速度。同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間
6、隔越短，電路在單位時(shí)間處理的數(shù)據(jù)量就愈大。setupslack=()-(+++-)建立時(shí)間建立時(shí)間：在觸發(fā)器的時(shí)鐘信號(hào)有效沿到來(lái)以前，數(shù)據(jù)和使能信號(hào)必須保持穩(wěn)
7、定不變的最小時(shí)間。如果建立時(shí)間不夠，數(shù)據(jù)將不能在該時(shí)鐘沿被正確打入觸發(fā)器。tSU=DataDelay+MicrotSU－ClockDelayTipstSU(clocksetuptime):Thelengthoftimeforwhichdatathatfeedsaregisterviaitsdataorenableinput(s)mustbepresentataninputpinbeforetheclocksignalthatclockstheregisterisassertedattheclockpi
8、n.tSU=+-tSUslack=-保持時(shí)間保持時(shí)間：在觸發(fā)器的時(shí)鐘信號(hào)有效沿到來(lái)以后，數(shù)據(jù)和使能信號(hào)必須保持穩(wěn)定不變的最小時(shí)間。如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被正確打入觸發(fā)器。tH=ClockDelay–DataDelay+MicrotHTipstH(clockhol
