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《約束時序分析的概念》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在行業(yè)資料-天天文庫。
1、窗體頂端·EDNChina技術(shù)論壇→可編程器件→基礎(chǔ)知識匯集··??????免費申請ADI放大器樣品和紀念光盤總共1,當前1/1dongmeih論壇等級：???E幣：2222??(E幣換禮)???訪問E空間#1?樓主：【概念理解】約束、時序分析的概念?貼子發(fā)表于：2008-11-1014:02:45很多人詢問關(guān)于約束、時序分析的問題，比如：如何設(shè)置setup，hold時間？如何使用全局時鐘和第二全局時鐘（長線資源）？如何進行分組約束？如何約束某部分組合邏輯？如何通過約束保證異步時鐘域之間的數(shù)據(jù)交換可靠？如何使用I/O邏輯
2、單元內(nèi)部的寄存器資源？如何進行物理區(qū)域約束，完成物理綜合和物理實現(xiàn)？為了解決大家的疑難，我們將逐一討論這些問題。（注：以下主要設(shè)計時序約束）A時序約束的概念和基本策略???時序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束（IPAD到FFS、FFS到OPAD）以及靜態(tài)路徑約束（IPAD到OPAD）等3種。通過附加約束條件可以使綜合布線工具調(diào)整映射和布局布線過程，使設(shè)計達到時序要求。例如用OFFSET_IN_BEFORE約束可以告訴綜合布線工具輸入信號在時鐘之前什么時候準備好，綜合布線工具就可以根據(jù)這個
3、約束調(diào)整與IPAD相連的LogicCircuitry的綜合實現(xiàn)過程，使結(jié)果滿足FFS的建立時間要求。???附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設(shè)計的所有時鐘，對各時鐘域內(nèi)的同步元件進行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PADTOPAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。B附加約束的基本作用1.?提高設(shè)計的工作頻率????對很多
4、數(shù)字電路設(shè)計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。2.?獲得正確的時序分析報告????幾乎所有的FPGA設(shè)計平臺都包含靜態(tài)時序分析工具，利用這類工具可以獲得映射或布局布線后的時序分析報告，從而對設(shè)計的性能做出評估。靜態(tài)時序分析工具以約束作為判斷時序是否滿足設(shè)計要求的標準，因此要求設(shè)計者正確輸入約束，以便靜態(tài)時序分析工具輸出正確的時序分析報告。3.?指定FPGA/CPLD引腳位置與電氣標準????FPGA/CPL
5、D的可編程特性使電路板設(shè)計加工和FPGA/CPLD設(shè)計可以同時進行，而不必等FPGA/CPLD引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間。這樣，電路板加工完成后，設(shè)計者要根據(jù)電路板的走線對FPGA/CPLD加上引腳位置約束，使FPGA/CPLD與電路板正確連接。另外通過約束還可以指定IO引腳所支持的接口標準和其他電氣特性。為了滿足日新月異的通信發(fā)展，Xilinx新型FPGA/CPLD可以通過IO引腳約束設(shè)置支持諸如AGP、BLVDS、CTT、GTL、GTLP、HSTL、LDT、LVCMOS、LVDCI、LVDS、LVPEC
6、L、LVDSEXT、LVTTL、PCI、PCIX、SSTL、ULVDS等豐富的IO接口標準。另外通過區(qū)域約束還能在FPGA上規(guī)劃各個模塊的實現(xiàn)區(qū)域，通過物理布局布線約束，完成模塊化設(shè)計等。C周期（PERIOD）的含義???周期的含義是時序中最簡單也是最重要的含義，其它很多時序概念會因為軟件商不同略有差異，而周期的概念確是最通用的，周期的概念是FPGA/ASIC時序定義的基礎(chǔ)概念。后面要講到的其它時序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時序公式，可以用周期公式推導(dǎo)。周期約束是一個基本時序和綜合約束，它附加在時鐘網(wǎng)線上
7、，時序分析工具根據(jù)PERIOD約束檢查時鐘域內(nèi)所有同步元件的時序是否滿足要求。PERIOD約束會自動處理寄存器時鐘端的反相問題，如果相鄰?fù)皆r鐘相位相反，那么它們之間的延遲將被默認限制為PERIOD約束值的一半。如下圖所示，?圖1周期的定義???時鐘的最小周期為：TCLK=TCKO+TLOGIC+TNET+TSETUP－TCLK_SKEWTCLK_SKEW=TCD2－TCD1???其中TCKO為時鐘輸出時間，TLOGIC為同步元件之間的組合邏輯延遲，TNET為網(wǎng)線延遲，TSETUP為同步元件的建立時間，TCLK_SK
8、EW為時鐘信號TCD2和TCD1延遲的差別。D數(shù)據(jù)和時鐘之間的約束???為了確保芯片數(shù)據(jù)采樣可靠和下級芯片之間正確地交換數(shù)據(jù)，需要約束外部時鐘和數(shù)據(jù)輸入輸出引腳之間的時序關(guān)系（或者內(nèi)部時鐘和外部輸入/輸出數(shù)據(jù)之間的關(guān)系，這僅僅是從采用了不同的參照系罷了）。約束的內(nèi)容為告訴綜合器、布線器輸入數(shù)據(jù)到達的時刻，或者輸出數(shù)據(jù)
