eda---半整數(shù)分頻器的設(shè)計(jì)實(shí)驗(yàn)報(bào)告

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1、項(xiàng)目題目:半整數(shù)分頻器的設(shè)計(jì)姓名：應(yīng)用技術(shù)學(xué)院系業(yè)號院專學(xué)電子信息工程（職教）指導(dǎo)教師：綜合成績：完成時(shí)間：2012年6月13日一項(xiàng)目實(shí)驗(yàn)內(nèi)容摘要棊于FPGA硬件開發(fā)板，利用QuartusII軟件通過VIIDL輸入的方式實(shí)現(xiàn)2.5分頻器的設(shè)計(jì)并用示波器觀察；試驗(yàn)?zāi)康模?、掌握半整數(shù)分頻器的VHDL設(shè)計(jì)原理與方法。2、掌握在QUARTUSII中進(jìn)行簡單數(shù)字系統(tǒng)設(shè)計(jì)的全過程。實(shí)驗(yàn)原理：設(shè)有一個(gè)5Mllz的時(shí)鐘源，但電路屮要產(chǎn)生一個(gè)2Mllz的時(shí)鐘信號，由于分頻比為2.5,因此整數(shù)分頻器將不能勝任。采用可編程邏輯器件實(shí)現(xiàn)分頻系數(shù)為2.5的分頻器，可采用以下方法：設(shè)計(jì)一個(gè)模3的計(jì)數(shù)器，再設(shè)計(jì)一

2、個(gè)扣除脈沖電路，加在模3計(jì)數(shù)器輸出之后，每來兩個(gè)脈沖就扣除一個(gè)脈沖(實(shí)際上是使被扣除的脈沖變成很窄的脈沖，可由異或門實(shí)現(xiàn))，就可以得到分頻系數(shù)為2.5的小數(shù)分頻器。采用類似方法，可以設(shè)計(jì)分頻系數(shù)為任意半整數(shù)的分頻器。當(dāng)分頻系數(shù)為N—0.5(N為整數(shù))時(shí)，可控制扣除脈沖的時(shí)間，是輸出為一個(gè)穩(wěn)定的脈沖頻率，而不是一次N分頻，一次N-1分頻。二、項(xiàng)目實(shí)驗(yàn)源代碼分頻器代碼LIBRARYIEEE;USEIEEE.STD_L0GIC_1164.ALL;USEIEEE.STDLOGICUNSIGNED.ALL;ENTITYdeccountTSPORT(inclk:INSTD_LOGiC;—時(shí)鐘源pre

3、set:INSTD_L0GIC_VECT0R(3DOWNTO0);—預(yù)罝分頻值Noutclkl:OUTSTD—LOGIC;outclk2:BUFFERSTD_LOGIC);—輸出時(shí)鐘ENDdeccount;ARCHITECTUREdeccount_arch0EdeccountISSIGNALelk,divide2:STD_LOGIC;SIGNALcount:STDLOGICVECTOR(3DOWNTO0);BEGINclk<=inclkXORdividc2;—inclk與divide2異或后作為模N計(jì)數(shù)器的時(shí)鐘outclkl<=inclk;PROCESS(elk)BEGINIF(clk’

4、eventANDclk=’1’)THENlF(count=〃0000〃)THENcount<=preset-l;—罝整數(shù)分頻值Noutclk2<=’1’；ELSEcount<=count-l;—模N計(jì)數(shù)器減法計(jì)數(shù)outclk2〈=’0’；ENDIF;ENDIF;ENDPROCESS;PROCESS(outclk2)BEGINIF(outclk2’eventANDoutclk2=’1’)THENdivide2<=N0Tdivide2;—輸出時(shí)鐘二分頻ENDIF;ENDPROCESS;ENDdeccountarch;三、項(xiàng)目實(shí)驗(yàn)工具軟件的選用以及實(shí)驗(yàn)過程實(shí)驗(yàn)的軟硬件要求：1、EDA2000實(shí)

5、驗(yàn)箱(其他廠家具有同等配罝試驗(yàn)箱均可)，主要使用：輸入：時(shí)鐘源。2、主芯片：EP1K10TC100-3(大于此規(guī)模的芯片亦可)3、計(jì)算機(jī)與QUARTUS軟件實(shí)驗(yàn)過程.?1.建立工程文件(1)新建一個(gè)文件夾。(2)輸入源程序(可以通過VHDL代碼輸入，也可以通過原理圖輸入)。打開QuartuslI,選擇菜單File—New。在New窗口屮的DeviceDesignFiles屮選擇編譯文件的語合類型，這里選擇“VHDLFile”。然后在VHDL文本編譯窗中輸入代碼一。(3)文件存盤。選擇File—SaveAs命令，找到己設(shè)立的文件夾，存盤文件名為counter60當(dāng)出現(xiàn)問句“Doyouwa

6、nttocreate…”時(shí)，若單擊“是”按鈕，則直接進(jìn)創(chuàng)建工程流程。2.創(chuàng)建工程(1)打開逮立新工程管理窗。選擇菜單File~*NewPrejectWizard命令，即彈出“工程設(shè)置”對話框.單擊此對話框最上一欄右側(cè)的“…”按鈕，找到指定的文件夾，選中己存盤的文件counter60.vhd，再單擊“打開”按鈕.。(3)將設(shè)計(jì)文件加入工程中。單1；?下方的Next按鈕，在彈fli的對話框中單擊File欄的按鈕，將與工程相關(guān)的所有VHDL文件(如果有的話)加入進(jìn)此工程.(3)選擇0標(biāo)芯片。單擊Next按鈕，選擇0標(biāo)芯片。首先在Family欄選芯片系列，在此選ACEX1K系列，并在此欄下單擊Y

7、es按鈕，即選擇一確定目標(biāo)器件。再次單擊Next按鈕，選擇此系列的具體芯片EP1K10TC100-3。(4)選擇仿真器和綜合器類型。單擊Next按鈕，這時(shí)彈出的窗口是選擇仿真器和綜合器類型，如果都選默汄的“NONE”。在此都選擇默汄項(xiàng)“NONE”(不作任何打勾選擇)。(5)結(jié)束設(shè)置。單擊Next按鈕后，即彈出“工程設(shè)置統(tǒng)汁”窗口，上面列出了此項(xiàng)工程相關(guān)設(shè)置情況，最后單擊Finish按鈕。3.編譯前設(shè)置選擇FPGA目標(biāo)芯片。目標(biāo)芯片的