soc中的電源設(shè)計(jì)、分析與驗(yàn)證

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1、SoC中的電源設(shè)計(jì)、分析與驗(yàn)證

2、第1摘　　SoC中的電源設(shè)計(jì)、分析與驗(yàn)證

3、第1摘要：本文分析了深亞微米下超大規(guī)模SoC的電源設(shè)計(jì)中存在的問(wèn)題，給出了業(yè)界適用的設(shè)計(jì)、驗(yàn)證方法，并以工程設(shè)計(jì)為例，給出層次性SoC設(shè)計(jì)中電源設(shè)計(jì)、驗(yàn)證的適用流程。引言SoC(系統(tǒng)芯片)是現(xiàn)代微電子技術(shù)向前發(fā)展的必然趨勢(shì)。與工藝技術(shù)逐步先進(jìn)的變化相適應(yīng)，SoC芯片上的內(nèi)核邏輯的供電電壓也逐步降低。供電電源電壓減小的一個(gè)顯著好處是使整個(gè)芯片的功耗降低，然而它同時(shí)也帶來(lái)了芯片噪聲容限降低的負(fù)面影響。芯片供電電源網(wǎng)絡(luò)上的一個(gè)很小的電壓波動(dòng)或毛刺噪聲，都可

4、能引起芯片邏輯功能的誤動(dòng)作，或者影響芯片邏輯動(dòng)作的速度，降低了芯片的性能。因此，電源設(shè)計(jì)顯得比以前更加重要和困難。隨著半導(dǎo)體工藝向更高節(jié)點(diǎn)發(fā)展，由于電源設(shè)計(jì)的問(wèn)題所導(dǎo)致的整個(gè)芯片性能達(dá)不到預(yù)期要求甚至完全失敗的比例越來(lái)越高。據(jù)不完全統(tǒng)計(jì)：在目前的0.18um和更精細(xì)的工藝下，有79%的集成電路設(shè)計(jì)會(huì)遇到電源設(shè)計(jì)問(wèn)題，而有高達(dá)54%的設(shè)計(jì)會(huì)因此而失敗?？?的電源設(shè)計(jì)已經(jīng)成為SoC設(shè)計(jì)成功與否的關(guān)鍵因素之一而加以考慮。SoC中的電源設(shè)計(jì)與分析通常，在SoC模塊的布局階段(信號(hào)布線之前)完成整個(gè)SoC芯片的電源設(shè)計(jì)，然后根據(jù)后續(xù)

5、的分析驗(yàn)證結(jié)果加以修正。首先，根據(jù)SoC芯片的面積和功耗要求，確定所需的電源凸點(diǎn)(PAD)的數(shù)目。然后，在選定的用作電源布線的金屬層上(一般是最上面兩層)每隔一定的間距做一個(gè)電源的分支(pom工藝以前，一般都將芯片上的電源網(wǎng)格(包括電源信號(hào)和地信號(hào))當(dāng)作理想網(wǎng)絡(luò)，芯片上任何地方的電源線的電壓都是相等的、穩(wěn)定的，其大小等于SoC芯片外部所供給的電源電壓，而電流的大小可以為任何值。對(duì)于地線，也是同樣的假定。實(shí)際上，尤其當(dāng)集成電路工藝演進(jìn)到今天的0.18um及以下的超深亞微米時(shí)，包括電源網(wǎng)絡(luò)在內(nèi)的所有互連線的阻抗特性表現(xiàn)的就非常

6、明顯了。用集總參數(shù)的電路觀點(diǎn)來(lái)看，芯片上的互連線就是各種電阻R、電容C和電感L的組合。從而導(dǎo)致了互連線的時(shí)序延遲以及導(dǎo)致了電源網(wǎng)絡(luò)上的電壓波動(dòng)，電壓值將不再是穩(wěn)定不變的單一值了，這就是我們要討論的電源電壓降(IRdrop)和地電壓上升或者反彈(ground-bounce)。(簡(jiǎn)單起見(jiàn)，以下的“電源”包括電源信號(hào)VDD和地信號(hào)VSS；“IRdrop”包括VDD上的電壓降和VSS上的電壓反彈。)除了電壓波動(dòng)以外，電源網(wǎng)絡(luò)連線上所能承受的電流能力也是電源設(shè)計(jì)中必須加以考慮的問(wèn)題。對(duì)于作為互連線的金屬層來(lái)說(shuō)，在一定的制造工藝下，在

7、它上面所能允許流過(guò)的最大電流是有一定的限度的，否則過(guò)大的電流將會(huì)導(dǎo)致金屬連線熔斷，導(dǎo)致芯片失效。這種現(xiàn)象我們稱之為電遷移EM(electromigration)。500)this.style.ouseg(this)">圖1典型的SoC電源網(wǎng)格500)this.style.ouseg(this)">圖2SoC設(shè)計(jì)中典型的電源網(wǎng)絡(luò)500)this.style.ouseg(this)">圖3電源分析中的等效模型500)this.style.ouseg(this)">圖4基于宏模塊的層次性電源網(wǎng)格驗(yàn)證流程電壓降IRdropIRdr

8、op是指出現(xiàn)在集成電路中電源和地網(wǎng)絡(luò)上電壓下降的一種現(xiàn)象。集成電路通常會(huì)假設(shè)在芯片內(nèi)的電源為理想電源，它能在瞬間給芯片上的所有門單元(也包括宏單元)提供足夠大的電流從而使芯片上的電壓保持為統(tǒng)一的值。實(shí)際上，由于金屬連線的寬度越來(lái)越窄，導(dǎo)致它的電阻值上升，所以在整個(gè)芯片范圍內(nèi)將存在一定的IRdrop。IRdrop的大小將依賴于從電源凸點(diǎn)到所計(jì)算的邏輯門單元之間的等效電阻的大小。如圖2所示，外部電壓源連接到SoC芯片的電源凸點(diǎn)上，R11到R14是電源網(wǎng)格VDD上的等效電阻值，R21到R24是電源網(wǎng)格VSS上的等效電阻值，G1到

9、G4是連接在電源和地之間的邏輯門單元。理想情況下，當(dāng)對(duì)這些邏輯門單元進(jìn)行仿真時(shí)，V1到V4都被認(rèn)為等于VDD，地電壓等于VSS。實(shí)際上，電源網(wǎng)格上的真實(shí)的電阻值并不是0。例如當(dāng)有開(kāi)關(guān)動(dòng)作時(shí)，邏輯門單元G4的電壓在任何時(shí)候都要比VDD值小。從外部電源流到G4的電流一定流過(guò)整個(gè)電源分布網(wǎng)絡(luò)，導(dǎo)致產(chǎn)生V＝IR的電壓降。地信號(hào)VSS上的IRdrop是指邏輯門單元G1到G4處地(VSS)電壓的上升。圖2同時(shí)也說(shuō)明了電源網(wǎng)格和IRdrop的復(fù)雜性。假設(shè)邏輯門單元G4的電源凸點(diǎn)處的電壓為VDD，G4所消耗的電流為I4安培，而其它邏輯門單

10、元的電流都為0,電流I4通過(guò)電源網(wǎng)格從外部電源流向G4。那么邏輯門單元G4處的VDD上的IRdrop就是：IRdropG4=I4×(R11+R12+R13+R14)(1)同樣，邏輯門單元G2的VDD上的IRdrop為：IRdropG4=I4×(R11+R12)(2)因此SoC設(shè)計(jì)中的每一個(gè)邏輯門單元的電