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《靜態(tài)時(shí)序分析(PrimeTime)&形式驗(yàn)證(Formality)詳解.pdf》由會(huì)員上傳分享，免費(fèi)在線閱讀，更多相關(guān)內(nèi)容在教育資源-天天文庫。
1、摘要：本文介紹了數(shù)字集成電路設(shè)計(jì)中靜態(tài)時(shí)序分析（StaticTimingAnalysis）和形式驗(yàn)證（FormalVerification）的一般方法和流程。這兩項(xiàng)技術(shù)提高了時(shí)序分析和驗(yàn)證的速度，在一定程度上縮短了數(shù)字電路設(shè)計(jì)的周期。本文使用Synopsys公司的PrimeTime進(jìn)行靜態(tài)時(shí)序分析，用Formality進(jìn)行形式驗(yàn)證。由于它們都是基于Tcl（ToolCommandLanguage）的工具，本文對(duì)Tcl也作了簡(jiǎn)單的介紹。關(guān)鍵詞：靜態(tài)時(shí)序分析形式驗(yàn)證PrimeTimeFormality
2、Tcl目錄第一章緒論………………………………(1)1.1靜態(tài)時(shí)序分析1.2時(shí)序驗(yàn)證技術(shù)第二章PrimeTime簡(jiǎn)介………………………………(3)2.1PrimeTime的特點(diǎn)和功能2.2PrimeTime進(jìn)行時(shí)序分析的流程2.3靜態(tài)時(shí)序分析中所使用的例子2.4PrimeTime的用戶界面第三章Tcl與pt_shell的使用………………………………(6)3.1Tcl中的變量3.2命令的嵌套3.3文本的引用3.4PrimeTime中的對(duì)象3.4.1對(duì)象的概念3.4.2在PrimeTime中使用對(duì)象3
3、.4.3針對(duì)collection的操作3.5屬性3.6查看命令第四章靜態(tài)時(shí)序分析前的準(zhǔn)備工作………………………………(12)4.1編譯時(shí)序模型4.1.1編譯StampModel4.1.2編譯快速時(shí)序模型4.2設(shè)置查找路徑和鏈接路徑4.3讀入設(shè)計(jì)文件4.4鏈接4.5設(shè)置操作條件和線上負(fù)載4.6設(shè)置基本的時(shí)序約束4.6.1對(duì)有關(guān)時(shí)鐘的參數(shù)進(jìn)行設(shè)置4.6.2設(shè)置時(shí)鐘－門校驗(yàn)4.6.3查看對(duì)該設(shè)計(jì)所作的設(shè)置4.7檢查所設(shè)置的約束以及該設(shè)計(jì)的結(jié)構(gòu)第五章靜態(tài)時(shí)序分析………………………………(18)5.1設(shè)置
4、端口延遲并檢驗(yàn)時(shí)序5.2保存以上的設(shè)置5.3基本分析5.4生成pathtimingreport5.5設(shè)置時(shí)序中的例外5.6再次進(jìn)行分析第六章Formality簡(jiǎn)介………………………………(22)6.1Formality的基本特點(diǎn)6.2Formality在數(shù)字設(shè)計(jì)過程中的應(yīng)用6.3Formality的功能6.4驗(yàn)證流程第七章形式驗(yàn)證………………………………(27)7.1fm_shell命令7.2一些基本概念7.2.1ReferenceDesign和ImplementationDesign7.2.2
5、container7.3讀入共享技術(shù)庫7.4設(shè)置ReferenceDesign7.5設(shè)置ImplementationDesign7.6保存及恢復(fù)所作的設(shè)置7.7驗(yàn)證第八章對(duì)驗(yàn)證失敗的設(shè)計(jì)進(jìn)行Debug………………………………(32)8.1查看不匹配點(diǎn)的詳細(xì)信息8.2診斷程序8.3邏輯錐8.3.1邏輯錐的概念8.3.2查看不匹配點(diǎn)的邏輯錐8.3.3使用邏輯錐來Debug8.3.4通過邏輯值來分析諸論1第一章緒論我們知道，集成電路已經(jīng)進(jìn)入到了VLSI和ULSI的時(shí)代，電路的規(guī)模迅速上升到了幾十萬門以
6、至幾百萬門。而IC設(shè)計(jì)人員的設(shè)計(jì)能力則只是一個(gè)線性增長(zhǎng)的曲線，遠(yuǎn)遠(yuǎn)跟不上按照摩爾定律上升的電路規(guī)模和復(fù)雜度的要求。這促使了新的設(shè)計(jì)方法和高性能的EDA軟件的不斷發(fā)展。Synopsys公司的董事長(zhǎng)兼首席執(zhí)行官AartdeGeus曾經(jīng)提到，對(duì)于現(xiàn)在的IC設(shè)計(jì)公司來說，面臨著三個(gè)最大的問題：一是設(shè)計(jì)中的時(shí)序問題；二是驗(yàn)證時(shí)間太長(zhǎng)；三是如何吸引并留住出色的設(shè)計(jì)工程師。他的話從一個(gè)側(cè)面表明了，隨著IC設(shè)計(jì)的規(guī)模和復(fù)雜度的不斷增加，隨著數(shù)百萬系統(tǒng)門的設(shè)計(jì)變得越來越普遍，時(shí)序分析和設(shè)計(jì)驗(yàn)證方面的問題正日益成為
7、限制IC設(shè)計(jì)人員的瓶頸。對(duì)于這些問題，設(shè)計(jì)者們提出的策略有：創(chuàng)建物理綜合技術(shù)、開發(fā)更快更方便的仿真器，使用靜態(tài)時(shí)序分析和形式驗(yàn)證技術(shù)、推動(dòng)IP的設(shè)計(jì)和應(yīng)用等等。本文將著重于探討其中的靜態(tài)時(shí)序分析和形式驗(yàn)證兩項(xiàng)技術(shù)，在集成電路設(shè)計(jì)日益繁復(fù)的背景下，它們?yōu)镮C產(chǎn)品更快更成功地面對(duì)市場(chǎng)提供了可能。§1.1靜態(tài)時(shí)序分析一般來說，要分析或檢驗(yàn)一個(gè)電路設(shè)計(jì)的時(shí)序方面的特征有兩種主要手段：動(dòng)態(tài)時(shí)序仿真（DynamicTimingSimulation）和靜態(tài)時(shí)序分析（StaticTimingAna-lysis）
8、。動(dòng)態(tài)時(shí)序仿真的優(yōu)點(diǎn)是比較精確，而且同后者相比較，它適用于更多的設(shè)計(jì)類型。但是它也存在著比較明顯的缺點(diǎn)：首先是分析的速度比較慢；其次是它需要使用輸入矢量，這使得它在分析的過程中有可能會(huì)遺漏一些關(guān)鍵路徑(criticalpat-hs)，因?yàn)檩斎胧噶课幢厥菍?duì)所有相關(guān)的路徑都敏感的。靜態(tài)時(shí)序分析的分析速度比較快，而且它會(huì)對(duì)所有可能的路徑都進(jìn)行檢查，不存在遺漏關(guān)鍵路徑的問題。我們知道，IC設(shè)計(jì)的最終目的是為了面對(duì)競(jìng)爭(zhēng)日益激諸論2烈的市場(chǎng)，Time-to-market是設(shè)計(jì)者們不得不考慮的問題，因此對(duì)他們
