靜態(tài)時(shí)序分析與設(shè)計(jì)驗(yàn)證.ppt

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1、靜態(tài)時(shí)序分析與設(shè)計(jì)驗(yàn)證靜態(tài)時(shí)序分析基礎(chǔ)靜態(tài)時(shí)序分析AlteraFPGA時(shí)序的基本概念用QuatusII進(jìn)行時(shí)序分析并查看時(shí)序分析報(bào)告在QuatusII中進(jìn)行時(shí)序約束主題2設(shè)計(jì)驗(yàn)證驗(yàn)證概念和意義Testbench的概念用QuatusII的仿真工具進(jìn)行仿真其他仿真工具主題3靜態(tài)時(shí)序分析基礎(chǔ)時(shí)序分析概念時(shí)序分析的目的對(duì)設(shè)計(jì)進(jìn)行時(shí)序的檢查與分析為何要進(jìn)行時(shí)序分析？器件本身固有延時(shí)互連線的延時(shí)時(shí)序分析的類(lèi)型靜態(tài)時(shí)序分析–StaticTimingAnalysis套用特定的時(shí)序模型，針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制。STA是一種窮盡分析方法,用以衡量電路性能。它提取整個(gè)電路的

2、所有時(shí)序路徑,通過(guò)計(jì)算信號(hào)沿在路徑上的延遲傳播找出違背時(shí)序約束的錯(cuò)誤,主要是檢查建立時(shí)間和保持時(shí)間是否滿(mǎn)足要求,而它們又分別通過(guò)對(duì)最大路徑延遲和最小路徑延遲的分析得到。靜態(tài)時(shí)序分析的方法不依賴(lài)于激勵(lì),且可以窮盡所有路徑,運(yùn)行速度很快,占用內(nèi)存很少動(dòng)態(tài)時(shí)序分析–DynamicTimingAnalysis主要指的是門(mén)級(jí)仿真，這種方法主要應(yīng)用在異步邏輯、多周期路徑、錯(cuò)誤路徑的驗(yàn)證,根據(jù)輸入信號(hào)的向量進(jìn)行動(dòng)態(tài)的時(shí)序驗(yàn)證，6靜態(tài)時(shí)序分析衡量電路性能的分析技術(shù)對(duì)所有的時(shí)序路徑進(jìn)行檢查計(jì)算信號(hào)沿在路徑上的延遲不依賴(lài)于激勵(lì)由軟件執(zhí)行7靜態(tài)時(shí)序分析的對(duì)象分析的路徑時(shí)鐘分析寄存器的建立/保持時(shí)序

3、分析輸入輸出延時(shí)節(jié)點(diǎn)與節(jié)點(diǎn)間的延時(shí)不同廠家的器件的分析路徑會(huì)略有不同8時(shí)序模型TimingModels不同的器件有的不同的時(shí)序模型FPGA廠家提供時(shí)序模型進(jìn)行路徑延時(shí)的估計(jì)9時(shí)序約束規(guī)范設(shè)計(jì)的時(shí)序行為，表達(dá)設(shè)計(jì)者期望滿(mǎn)足的時(shí)序條件，指導(dǎo)綜合、布局布線-過(guò)緊的時(shí)序約束會(huì)延長(zhǎng)編譯時(shí)間-不合理的約束可能會(huì)使工具停止工作-利用時(shí)序分析報(bào)告來(lái)判斷約束是否可行在設(shè)計(jì)實(shí)現(xiàn)后，查看布局布線后靜態(tài)時(shí)序報(bào)告判斷是否達(dá)到預(yù)定的性能目標(biāo)-如果約束未滿(mǎn)足，利用時(shí)序報(bào)告確定原因10為何要進(jìn)行時(shí)序約束？設(shè)計(jì)工具不能自動(dòng)實(shí)現(xiàn)獲得最佳速度的布局和布線方式，因此需要用戶(hù)設(shè)定性能目標(biāo)，讓工具去實(shí)現(xiàn)用戶(hù)設(shè)定的性能目

4、標(biāo)由時(shí)序約束體現(xiàn)-時(shí)序約束提高設(shè)計(jì)性能的途徑是將邏輯盡可能放的近，從而使用盡可能短的布線資源11時(shí)序收斂在設(shè)計(jì)的過(guò)程中，為了達(dá)到時(shí)序要求，前端綜合與后端的布局布線過(guò)程是反復(fù)的時(shí)序在反復(fù)中延時(shí)逐漸變小，從而滿(mǎn)足設(shè)計(jì)要求，這一個(gè)過(guò)程稱(chēng)為時(shí)序收斂-通過(guò)對(duì)綜合工具設(shè)置-采用合適的優(yōu)化技術(shù)-修改布局布線可以通過(guò)上述方式達(dá)到時(shí)序收斂12AlteraFPGA時(shí)序分析的基本概念D觸發(fā)器的時(shí)序概念建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（holdtime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升

5、沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。數(shù)據(jù)穩(wěn)定傳輸必須滿(mǎn)足建立和保持時(shí)間的要求，在某些情況下，建立時(shí)間和保持時(shí)間的值可以為零。PLD開(kāi)發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間14時(shí)序違例亞穩(wěn)態(tài)：是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)。時(shí)序違例是指時(shí)間不滿(mǎn)足觸發(fā)器的建立保持條件，會(huì)導(dǎo)致亞穩(wěn)態(tài)的傳播：會(huì)使這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下

6、去對(duì)任何一種觸發(fā)器，在時(shí)鐘觸發(fā)沿前后的一個(gè)小時(shí)間窗口內(nèi)，輸入信號(hào)必須穩(wěn)定。15INCLKOUT靜態(tài)時(shí)序分析的原則Everypathhasastartpointandanendpoint:StartPoints:EndPoints:只分析四種類(lèi)型的時(shí)序路徑InputportsClockpinsOutputportsDatainputpinsofsequentialdevicesDQclkDQclkcombinationaldelays16AlteraPLD時(shí)序分析的基本概念ClocksetupClockholdTsuThTcoInputMaximumdelayOutputMax

7、imumdelayInputminimumdelayOutputminimumdelay17ClockPeriod=Clock-to-Out+DataDelay+SetupTime-ClockSkew=tco+B+tsu-(E-C)fmax=1/ClockPeriodBCtcotsuEClockPeriodClockSetup(fmax)Worst-CaseClockFrequency在不違反內(nèi)部建立(tsu)和保持(th)時(shí)間要求下可以達(dá)到的最大時(shí)鐘頻率18fmaxAnalysisDetailsDat