cmos+vlsi電路的功耗分析及低功耗設(shè)計(jì)研究

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1、上海交通大學(xué)博士學(xué)位論文CMOSVLSI電路的功耗分析及低功耗設(shè)計(jì)研究姓名：盧君明申請學(xué)位級(jí)別：博士專業(yè)：電路與系統(tǒng)指導(dǎo)教師：林爭輝20030601CMOSVLSI電路的功耗分析及低功耗設(shè)計(jì)研究摘要隨著集成電路特征線寬的持續(xù)縮小以及芯片密度和工作頻率的相應(yīng)增加低功耗已經(jīng)成為亞微米和深亞微米VLSI/ULSI集成電路設(shè)計(jì)中的一個(gè)主要考慮因素對功耗 分析方面來講主要是最大功耗和平均功耗兩個(gè)方面的估計(jì)問題從低功耗設(shè)計(jì)概念上來說功耗主要指平均功耗隨著功耗作為除面積和速度之外的第三個(gè)主要設(shè)計(jì)因素設(shè)計(jì)空間在更多的約束下進(jìn)一步擴(kuò)展

2、在這些約束下在芯片流片之前進(jìn)行功耗的估 計(jì)(包括平均功耗和最大功耗)顯的非常重要另外在設(shè)計(jì)的高抽象等級(jí)上進(jìn)行功耗 估計(jì)對功耗預(yù)算來說也是非常重要的本論文的工作主要分成兩個(gè)部分一部分是CMOSVLSI的功耗分析技術(shù)研究另一部分是CMOS電路低功耗設(shè)計(jì)方面的探討在功耗分析技術(shù)研究中首先我們研究了CMOS電路的延遲建模介紹了四種 電路分析中常用的延遲模型后引入了一種統(tǒng)計(jì)延遲模型該模型考慮了電路在實(shí)際 生產(chǎn)和使用中的對電路延遲的影響這些延遲模型的介紹為功耗估計(jì)技術(shù)的研究提供了基礎(chǔ)由于VLSI電路過高的瞬間功耗會(huì)降低電路的可靠

3、性和性能隨著當(dāng)今VLSI設(shè)計(jì) 的高可靠性要求就要求在CMOSVLSI電路的綜合過程中進(jìn)行最大功耗估計(jì)CMOS 電路的最大功耗估計(jì)問題是目前功耗估計(jì)研究中的一個(gè)熱點(diǎn)因此本文就對門級(jí)電路 的最大功耗估計(jì)技術(shù)進(jìn)行了研究在自動(dòng)測試向量產(chǎn)生技術(shù)概念的起發(fā)下我們首次 將遺傳算法技術(shù)引入到電路的最大功耗估計(jì)應(yīng)用中按照由易到難的原則從零延遲 模型組合電路開始研究了基于遺傳算法的CMOS電路最大功耗估計(jì)技術(shù)并將該技 術(shù)逐步推廣到零延遲模型的時(shí)序電路固定延遲模型下的組合和時(shí)序電路統(tǒng)計(jì)延遲 模型下的組合電路和時(shí)序電路同時(shí)大量的仿真表明我們

4、提出的算法與現(xiàn)有的 Mento-Carlo方法相比具有速度快估計(jì)效果好的特點(diǎn)針對CMOS電路的平均功耗估計(jì)我們采用自適應(yīng)信號(hào)處理的概念來處理通過仿 真得到功耗信息引入最小平方估計(jì)技術(shù)研究了一種基于最小平方估計(jì)算法的統(tǒng)計(jì) 技術(shù)來估計(jì)平均功耗最小平方估計(jì)克服了Mento-Carlo技術(shù)中的收斂性問題同時(shí) 不用假設(shè)任何輸入的分布特性這種方法是無偏估計(jì)采用了點(diǎn)估計(jì)技術(shù)得到了快 收斂及高精度的估計(jì)結(jié)果接下來按照基于分析的低功耗設(shè)計(jì)流程主要論述了近幾年來出現(xiàn)的應(yīng)用在功耗 建模功耗估計(jì)及優(yōu)化的新技術(shù)主要集中在軟件級(jí)行為級(jí)RT級(jí)上在

5、CMOS電路低功耗設(shè)計(jì)方面研究了低功耗高速算術(shù)單元晶體管級(jí)實(shí)現(xiàn)因?yàn)?當(dāng)前許多數(shù)字系統(tǒng)中如數(shù)字信號(hào)處理圖象和視頻信號(hào)處理和微處理器中都大量I的使用算術(shù)操作加減乘和乘加是最常用的算術(shù)操作例子并且這些算術(shù)單元往往位于關(guān)鍵路徑上且操作頻繁因此對低功耗高速算術(shù)單元的研究很有使用價(jià)值 我們研究了所有算術(shù)模塊的最基本單元1-bit全加器單元提出了一種新的低電 壓低功耗1-bit全加器的結(jié)構(gòu)在該全加器結(jié)構(gòu)的基礎(chǔ)上提出了一種結(jié)構(gòu)化的低電壓低功耗加法器設(shè)計(jì)方法得到了多種新的加法器結(jié)構(gòu)并在高頻率下獲得了較好的 功率-延遲特性最后研究了RS

6、A算法的VLSI實(shí)現(xiàn)提出了兩種新的電路結(jié)構(gòu)由于新的RSA電 路結(jié)構(gòu)結(jié)構(gòu)合理其關(guān)鍵路徑的延遲分別降低到了一個(gè)全加器的延遲(基2RSA電路 結(jié)構(gòu))和1.5個(gè)全加器延遲(基4RSA電路結(jié)構(gòu))因此新的RSA電路的系統(tǒng)時(shí)鐘可提高到300MHz以上同時(shí)改進(jìn)了算法降低了算法的迭代次數(shù)提高了系統(tǒng)的數(shù)據(jù)吞 吐率新提出的兩種RSA結(jié)構(gòu)實(shí)現(xiàn)的數(shù)據(jù)加解密速度是目前文獻(xiàn)中速度最快的(不使用中國余數(shù)定理)而且我們的結(jié)構(gòu)也可以應(yīng)用在中國余數(shù)定理實(shí)現(xiàn)RSA的結(jié)構(gòu)中 同時(shí)這兩種結(jié)構(gòu)中的關(guān)鍵電路采用了前面提出的高速低功耗電路結(jié)構(gòu)并采用門控時(shí)鐘技術(shù)對模乘

7、模塊中的兩個(gè)運(yùn)算模塊即CSA模塊和CPA模塊在使用時(shí)打開時(shí)鐘而在空閑時(shí)則關(guān)閉時(shí)鐘降低了電路的功耗綜合考慮我們的RSA電路結(jié)構(gòu)是高速低功耗且面積有效性好的結(jié)構(gòu)關(guān)鍵詞功耗分析功耗估計(jì)低功耗設(shè)計(jì)遺傳算法最小平方算法全加器RSAIIPowerAnalysisandLowPowerDesigninCMOSVLSIABSTRACTThegrowthintheuseofpersonalcomputing,wirelesscommunicationandportabledevices,hasincreasedtheneedforlo

8、wpower,highperformance,computeintensiveVLSIcircuits.Thesesystemsoftenrequirecomputationssuchasvoice,videocompressionanddecompression,ha-nwdritingrecognition,text/graphicproc