eda實驗開發(fā)系統(tǒng)

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1、第5章EDA實驗開發(fā)系統(tǒng)5.1GW48型EDA實驗開發(fā)系統(tǒng)原理與使用介紹5.2GW48實驗電路結(jié)構(gòu)圖5.3GW48系統(tǒng)結(jié)構(gòu)圖信號名與芯片引腳對照表5.4GW48型EDA實驗開發(fā)系統(tǒng)使用示例5.1GW48型EDA實驗開發(fā)系統(tǒng)原理與使用介紹5.1.1系統(tǒng)主要性能及特點(1)GW48系統(tǒng)設(shè)有通用的在系統(tǒng)編程下載電路，可對Lattice、Xilinx、Altera、Vantis、Atmel和Cypress世界六大PLD公司各種isp編程下載方式或現(xiàn)場配置的CPLD/FPGA系列器件進行實驗或開發(fā)。其主系統(tǒng)板與目標芯片板采用接插式結(jié)構(gòu)，動態(tài)電路結(jié)構(gòu)自動切換工作方式，含可自動切換的12種實

2、驗電路結(jié)構(gòu)模式。(2)GW48系統(tǒng)基于“電路重構(gòu)軟配置”的設(shè)計思想，采用了I/O口可任意定向目標板的智能化電路結(jié)構(gòu)設(shè)計方案。利用在系統(tǒng)微控制器對I/O口進行任意定向設(shè)置和控制，從而實現(xiàn)了CPLD/FPGA目標芯片I/O口與實驗輸入/輸出資源可以各種不同方式連接來構(gòu)造形式各異的實驗電路的目的。(3)系統(tǒng)除豐富的實驗資源外，還擴展了A/D、D/A、VGA視頻、PS/2接口、RS232通信、單片機獨立用戶系統(tǒng)編程下載接口、48MHz高頻時鐘源及在板數(shù)字頻率計。在上面可完成200多種基于FPGA和CPLD的各類電子設(shè)計和數(shù)字系統(tǒng)設(shè)計實驗與開發(fā)項目，從而能使實驗更接近實際的工程設(shè)計。圖５

3、.1GW48實驗開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖5.1.2系統(tǒng)工作原理圖５.1為GW48系列EDA實驗開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖，圖5.2為GW48系統(tǒng)目標板插座引腳信號圖，圖5.3為其功能結(jié)構(gòu)模塊圖。圖5.3中所示的各主要功能模塊對應(yīng)于圖5.1的器件位置恰好處于目標芯片適配座B2的下方，由一微控制器擔(dān)任。其各模塊的功能分述如下。圖5.2GW48系統(tǒng)目標板插座引腳信號圖圖5.3GW48實驗開發(fā)系統(tǒng)功能結(jié)構(gòu)圖(1)BL1：實驗或開發(fā)所需的各類基本信號發(fā)生模塊。其中包括最多8通道的單次脈沖信號發(fā)生器、高低電平信號發(fā)生器、BCD碼或8421碼(十六進制)信號發(fā)生器。所有這些信號的發(fā)生主要由BL6主控單

4、元產(chǎn)生，并受控于系統(tǒng)板上的8個控制鍵。(2)ＢL5：CPLD/FPGA輸出信息顯示模塊，其中包括直通非譯碼顯示、BCD碼7段譯碼顯示、8421碼7段譯碼顯示、兩組8位發(fā)光管顯示、十六進制輸入信號顯示指示、聲響信號指示等。同樣，所有這些顯示形式及形式的變換皆由BL6轉(zhuǎn)換和獨立控制。(3)在BL6的監(jiān)控程序中安排了多達11種形式各異的信息矢量分布，即"電路重構(gòu)軟配置"。由此可見，雖然GW48系統(tǒng)從硬件結(jié)構(gòu)上看，是一個完全固定下來的實驗系統(tǒng)，但其功能結(jié)構(gòu)卻等同于11套接口迥異的實驗系統(tǒng)(參見第5.2節(jié))。(4)BL3：此模塊主要是由一目標芯片適配座以及上面的CPLD/FPGA目標芯片

5、和編程下載電路構(gòu)成。通過更換插有不同型號目標器件的目標板，就能對多種目標芯片進行實驗。(5)BL6使GW48系統(tǒng)的應(yīng)用結(jié)構(gòu)靈活多變。實際應(yīng)用中，該模塊自動讀取BL7的選擇信息，以確定信息矢量分布。實驗前，可根據(jù)實驗類型，以及所需的CPLD/FPGA目標芯片的I/O接口位置，從15張實驗電路結(jié)構(gòu)圖(第5.2節(jié))找到相適應(yīng)的實驗系統(tǒng)功能結(jié)構(gòu)，并將該圖的編號鍵入BL7，系統(tǒng)即進入了所需要的接口和實驗?zāi)Ｊ健?.1.3系統(tǒng)主板結(jié)構(gòu)與使用方法如前所述，GW48系統(tǒng)的電路結(jié)構(gòu)是可控的，即可通過控制接口鍵，使之改變連接方式以適應(yīng)不同的實驗需要。因此，從物理結(jié)構(gòu)上看，實驗板的電路結(jié)構(gòu)是固定的，但

6、其內(nèi)部的信息流在控制器的控制下將發(fā)生很大的變化。采用這種“電路重構(gòu)軟配置”設(shè)計方案的目的有三個：適應(yīng)更多的實驗與開發(fā)項目；適應(yīng)更多的PLD公司的器件；適應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法的說明如下。(1)SWG9/SW9：圖5.3的BL7主要由圖5.1上的SWG9和SW9構(gòu)成。通過它的選擇，能使實驗板產(chǎn)生10種不同的實驗結(jié)構(gòu)?？刂品椒ㄈ缦拢簩嶒炃?，根據(jù)某一實驗對FPGA/CPLD目標芯片的接口需求，在5.2節(jié)的15張實驗電路結(jié)構(gòu)圖中選擇一種適用的結(jié)構(gòu)，例如選擇了圖5.8，需按動系統(tǒng)板上的SW9鍵，直至數(shù)碼管SWG9顯示"3"，于是系統(tǒng)即進入了

7、圖5.8所示的實驗電路結(jié)構(gòu)。但當(dāng)SWG9顯示為A時，系統(tǒng)板即變成一臺數(shù)字頻率計，測頻輸入端為系統(tǒng)板右下角的JP1B插座，測頻范圍為1Hz～500kHz。(2)B2：這是一塊插于主系統(tǒng)板上的目標芯片適配座。對于不同的目標芯片將有不同的適配座?？捎玫哪繕诵酒壳笆澜缟献畲蟮牧褾PGA/CPLD廠商的所有具備isp下載功能的CPLD和FPGA。目標板上的芯片引腳由“I/Ox”或單純輸入引腳表示，其中的x為I/O口的序號，它們又對應(yīng)各自的引腳序號。如ispLSI1032E的“I/O25”對應(yīng)第