邏輯綜合中對(duì)關(guān)鍵路徑處理方法地地地研究

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1、實(shí)用標(biāo)準(zhǔn)文案邏輯綜合中對(duì)關(guān)鍵路徑處理方法的研究[作者：同濟(jì)大學(xué)微電子中心夏有為林正浩?

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4、?更新時(shí)間：2005-8-19?

5、?文章錄入：admin]摘要：本文介紹了IC設(shè)計(jì)中邏輯綜合的一般步驟及相關(guān)基本概念，并在此基礎(chǔ)上以綜合工具DesignCompiler為例，從基本電路單元、端口、邊界和結(jié)構(gòu)4個(gè)方面，著重闡述了對(duì)關(guān)鍵路徑的處理方法。關(guān)鍵詞：綜合；DesignCompiler；關(guān)鍵路徑?引言在IC設(shè)計(jì)流程中，邏輯綜合是后端設(shè)計(jì)中很重要的一個(gè)環(huán)節(jié)。綜合就是指使用綜合工具(本文以DesignCompiler為例)，根據(jù)

6、芯片制造商提供的基本電路單元庫(kù)，將硬件描述語(yǔ)言描述的RTL級(jí)電路轉(zhuǎn)換為電路網(wǎng)表的過(guò)程。主頻是芯片性能的重要指標(biāo)之一，如果希望關(guān)鍵路徑的延遲滿足芯片設(shè)計(jì)的周期時(shí)間，不但需要RTL代碼描述滿足要求，更要講究綜合中對(duì)關(guān)鍵路徑的處理方法。精彩文檔實(shí)用標(biāo)準(zhǔn)文案?????圖1常見(jiàn)的時(shí)序路徑示意圖精彩文檔實(shí)用標(biāo)準(zhǔn)文案圖2邊界轉(zhuǎn)化示意圖??????圖3structuring策略下某一邏輯的綜合電路精彩文檔實(shí)用標(biāo)準(zhǔn)文案圖4flattening策略下同一邏輯的綜合電路綜合概述綜合中的延遲及關(guān)鍵路徑圖1中給出了常見(jiàn)的兩個(gè)寄存器R1和R2之間的時(shí)序路徑。R1和R2分別具有延遲Tc

7、k-q和Tsetup，TM和TN分別是M和N邏輯具有的延遲。B對(duì)R1來(lái)說(shuō)是輸出端口，輸出延遲為Tsetup+TN，而對(duì)R2是輸入端口，輸入延遲為Tck-q+TM，于是這條單周期路徑的總延遲為Tck-q+TM+Tsetup+TN。精彩文檔實(shí)用標(biāo)準(zhǔn)文案從延遲的角度來(lái)說(shuō)，關(guān)鍵路徑就是指那些總延遲大于相應(yīng)周期時(shí)間的路徑。消減關(guān)鍵路徑的延遲要從消減路徑中的各部分延遲入手，主要方法就是利用綜合工具對(duì)路徑施加約束條件來(lái)限制優(yōu)化，達(dá)到減小路徑延遲的目的。綜合的主要過(guò)程1．翻譯：讀入電路的RTL級(jí)描述，并將語(yǔ)言描述翻譯成相應(yīng)的功能塊以及功能塊之間的拓?fù)浣Y(jié)構(gòu)。這一過(guò)程的結(jié)果是

8、在綜合器內(nèi)部生成電路的布爾函數(shù)表達(dá)式，不做任何邏輯重組和優(yōu)化。2．優(yōu)化：根據(jù)所施加的時(shí)序和面積約束，按照一定的算法對(duì)翻譯結(jié)果進(jìn)行邏輯重組和優(yōu)化。3．映射：根據(jù)所施加的時(shí)序和面積約束，從目標(biāo)工藝庫(kù)中搜索符合條件的單元來(lái)構(gòu)成實(shí)際電路的邏輯網(wǎng)表。一般的綜合步驟如表1所示。從表1中可以看出，約束條件是綜合過(guò)程的重要組成部分。綜合正是通過(guò)設(shè)置約束條件來(lái)優(yōu)化設(shè)計(jì)，以達(dá)到設(shè)計(jì)要求的。對(duì)關(guān)鍵路徑延遲的主要約束處理方法通過(guò)選擇器件的處理方法從最直觀的角度看，時(shí)序邏輯和組合邏輯都由基本的電路單元組成，因此，選擇延遲小且不影響芯片性能的器件是既簡(jiǎn)易又高效的處理方法。例如，基本電

9、路單元庫(kù)中的DFFXL寄存器雖然面積較小，但它的延遲相關(guān)參數(shù)Tck-q、Tsetup精彩文檔實(shí)用標(biāo)準(zhǔn)文案較大，容易形成關(guān)鍵路徑，于是可以通過(guò)設(shè)置set_dont_use等約束來(lái)禁用它。在一些特殊情況下，基本電路單元庫(kù)中的器件不能滿足要求，這時(shí)需要采用自定義的電路單元。對(duì)端口間邏輯的處理方法這是諸方法中最常用、最有效、最重要的，一般通過(guò)set_input_delay、set_output_delay、set_max_delay等來(lái)實(shí)現(xiàn)，有以下幾種情況：如果兩個(gè)寄存器之間的邏輯比較少，那么可以對(duì)其輸入延遲和輸出延遲施加較寬裕的約束，即設(shè)置較大的set_inpu

10、t_delay和set_output_delay值，表明所做邏輯不受壓縮，映射電路基本單元庫(kù)的自由度較大。這樣，兩者的實(shí)際延遲之和將不大于單周期時(shí)間(非關(guān)鍵路徑)，不僅滿足設(shè)計(jì)要求，而且對(duì)其他關(guān)鍵路徑的影響很小。如果兩個(gè)寄存器之間的邏輯比較多，那么就要對(duì)其輸入延遲和輸出延遲施加較嚴(yán)厲的約束，即設(shè)置較小的set_input_delay和set_output_delay值，表明所做邏輯需要壓縮，而映射電路基本單元庫(kù)的自由度也較小。但這并不表示越小越好，如果設(shè)的值很小(甚至為零)，那么會(huì)使綜合器對(duì)這條路徑的邏輯壓縮得過(guò)大，而導(dǎo)致其它關(guān)鍵路徑的延遲增加，甚至導(dǎo)致其

11、它非關(guān)鍵路徑轉(zhuǎn)化為關(guān)鍵路徑。因此要憑借經(jīng)驗(yàn)，不斷改變所設(shè)的約束值，最終使所有路徑的延遲都不大于單周期時(shí)間，滿足設(shè)計(jì)要求。精彩文檔實(shí)用標(biāo)準(zhǔn)文案對(duì)于一般芯片設(shè)計(jì)(中小規(guī)模)，在以上兩種情況下，對(duì)其輸入延遲和輸出延遲合理施加約束，基本就能滿足設(shè)計(jì)要求。如有個(gè)別幾條關(guān)鍵路徑延遲仍然較長(zhǎng)，可以通過(guò)設(shè)置set_critical_range和group_path來(lái)加以約束。這兩種約束對(duì)所約束路徑的邏輯壓縮效果較好，且不會(huì)影響其它路徑的延遲。采用這樣的約束之后，關(guān)鍵路徑通常都能被消除了。對(duì)于一些大規(guī)模的芯片設(shè)計(jì)和上述處理后仍然存在關(guān)鍵路徑的情況，就要用set_max_de

12、lay來(lái)進(jìn)行約束，這種約束的效果非常明顯，但會(huì)影響其它路徑的延遲。