基于fpga高速多路同步數(shù)據(jù)采集系統(tǒng)

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1、基于FPGA高速多路同步數(shù)據(jù)采集系統(tǒng)【摘要】本文針對(duì)傳統(tǒng)工業(yè)測(cè)控領(lǐng)域里的主控制器的不足，提出一種基于FPGA芯片EP2C5T144C8的高速多路數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)采集主頻高、功耗低，全部控制邏輯由硬件完成，可同時(shí)采集處理擴(kuò)展64通道數(shù)據(jù)?！娟P(guān)鍵詞】FPGA；多路數(shù)據(jù)采集；VHDL數(shù)據(jù)采集在測(cè)控領(lǐng)域里有廣泛的應(yīng)用，它已成為計(jì)算機(jī)測(cè)控系統(tǒng)的一個(gè)重要的環(huán)節(jié)。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)中,通常采用單片機(jī)或DSP作為主控制器來控制ADC、存儲(chǔ)器及其他相關(guān)的外圍電路來工作［1］。但是這些傳統(tǒng)的設(shè)計(jì)中都存在著一些不足，單片機(jī)的時(shí)鐘頻率較低

2、且通過軟件編程來實(shí)現(xiàn)數(shù)據(jù)采集，難以實(shí)現(xiàn)高速、高性能、多通道數(shù)據(jù)采集系統(tǒng)的要求；DSP雖然速度快，但是它更擅長(zhǎng)處理復(fù)雜的數(shù)學(xué)運(yùn)算，對(duì)于數(shù)采系統(tǒng)要求的簡(jiǎn)單高速的讀寫操作來說，是一種資源的浪費(fèi)。而FPGA（現(xiàn)場(chǎng)可編程門陣列）在高速數(shù)據(jù)采集上具有更大的優(yōu)點(diǎn)，F(xiàn)PGA體積小、功耗低、時(shí)鐘頻率高、內(nèi)部延時(shí)小、全部控制邏輯由硬件完成，另外編程配置靈活、開發(fā)周期短、利用硬件描述語(yǔ)言來編程，可實(shí)現(xiàn)程序的并行執(zhí)行、這將會(huì)大大提高系統(tǒng)的性能［2］。在設(shè)計(jì)電路時(shí)，可以有異步電路和同步電路兩種實(shí)現(xiàn)方法。異步電路使用組合邏輯電路實(shí)現(xiàn)，沒有統(tǒng)一的時(shí)鐘信

3、號(hào)，容易產(chǎn)生毛刺和競(jìng)爭(zhēng)冒險(xiǎn)；同步電路使用組合邏輯電路和觸發(fā)器實(shí)現(xiàn)電路功能，主要信號(hào)和輸出信號(hào)都是由時(shí)鐘驅(qū)動(dòng)觸發(fā)器產(chǎn)生，能夠避免毛刺，信號(hào)穩(wěn)定。因此本系統(tǒng)選擇同步技術(shù)的FPGA作為高速多路同步數(shù)據(jù)采集系統(tǒng)的控制核心。1系統(tǒng)工作原理采集系統(tǒng)上電后，由靜態(tài)存儲(chǔ)器EPC1將固化在其中的數(shù)字邏輯電路映射到FPGA器件EP2C5T144C8中，從而使FPGA器件EP2C5T144C8成為真正意義上的控制核心。然后FPGA控制模擬選擇開關(guān)進(jìn)行通道選擇，并控制8位高速模數(shù)轉(zhuǎn)換器TLC549進(jìn)行模擬電壓的采集，將采集到的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)到外置R

4、AM中，然后將實(shí)時(shí)數(shù)據(jù)讀取出來，通過串口傳送給上位機(jī)，數(shù)據(jù)也能通過數(shù)碼管實(shí)時(shí)顯示。圖1是系統(tǒng)總體硬件結(jié)構(gòu)框圖。2系統(tǒng)主要器件的選型2.1FPGA芯片的選型及依據(jù)由于本系統(tǒng)采集通道數(shù)較多，實(shí)時(shí)性和同步性要求較高，要求提供的時(shí)鐘頻率高，內(nèi)部延時(shí)小，因此系統(tǒng)選擇FPGA芯片EP2C5T144C8作為主控制芯片，該芯片具有40萬(wàn)系統(tǒng)門、8064個(gè)邏輯單元內(nèi)嵌18K位塊RAM,包含4個(gè)時(shí)鐘管理模塊和8個(gè)全局時(shí)鐘網(wǎng)絡(luò)，配置芯片(EPCS1),有源晶振，下載調(diào)試接口，電源芯片：3.3V、1.2VAS、JTAG調(diào)試接口50MHz最大支持2

5、64個(gè)用戶I/O。這些豐富的片上資源在加上其靈活的編程方式使得該芯片成為最適合的選擇［3］。2.2AD芯片的選型及依據(jù)本數(shù)據(jù)采集系統(tǒng)主要工作在實(shí)際測(cè)控領(lǐng)域的現(xiàn)場(chǎng)層次，而工作現(xiàn)場(chǎng)具有環(huán)境復(fù)雜，傳感器的種類，特性亦復(fù)雜，多路采集的數(shù)據(jù)具有頻率跨度、幅度閾值較大、精度要求不同的多種復(fù)雜特點(diǎn)。因此本系統(tǒng)從功耗、成本、精度等多方面考慮選擇TLC549芯片作為模數(shù)轉(zhuǎn)換控制芯片。該芯片是以開關(guān)電容逐次逼近原理工作的8位串行模數(shù)轉(zhuǎn)換芯片，具有多個(gè)增強(qiáng)型串口，4MHz片內(nèi)時(shí)鐘，最高轉(zhuǎn)換速率為40000次/s,轉(zhuǎn)換時(shí)間最長(zhǎng)為17Ps,功耗僅為

6、6毫瓦。3FPGAEP2C5T144C8的邏輯設(shè)計(jì)根據(jù)以上的設(shè)計(jì)思想，整個(gè)FPGA邏輯模塊劃分為：時(shí)鐘單元、采樣控制單元、串行傳輸模塊、通道選擇單元、存儲(chǔ)單元、結(jié)果實(shí)時(shí)顯示單元。下面具體給出各模塊的設(shè)計(jì)過程。時(shí)鐘單元。時(shí)鐘單元是提供時(shí)序工作節(jié)拍和同步信號(hào)序列的發(fā)生器。本設(shè)計(jì)采用了50MHz的頻率輸出，以保證測(cè)控中同步脈沖的實(shí)時(shí)性。同時(shí)，選擇基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，可以保證時(shí)鐘信號(hào)具有很好的延時(shí)及抖動(dòng)控制，根據(jù)該芯片自身的特性可以選擇自身時(shí)鐘資源即可完成設(shè)計(jì)要求。采樣控制單元。該單元控制TLC549芯片的數(shù)據(jù)采樣、保持、模數(shù)轉(zhuǎn)換

7、任務(wù)。同步采樣脈沖到來時(shí)刻，根據(jù)片選信號(hào)CS的控制，芯片進(jìn)行數(shù)據(jù)采樣、保持、模數(shù)轉(zhuǎn)換。串行傳輸單元。該單元利用芯片提供的高速增強(qiáng)型串口與上位工控機(jī)進(jìn)行數(shù)據(jù)傳輸。通道選擇單元。該單元是多路數(shù)據(jù)采集的通道仲裁者。并將尋址信號(hào)傳送至存儲(chǔ)單元處。存儲(chǔ)單元。該單元完成數(shù)據(jù)的暫存，管理等功能，采用“乒乓原理”進(jìn)行大批量數(shù)據(jù)的寫入，讀出及管理功能，系統(tǒng)采用的雙口RAM是在1個(gè)SRAM存儲(chǔ)器上具有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個(gè)獨(dú)立的系統(tǒng)同時(shí)對(duì)其進(jìn)行隨機(jī)性訪問的存儲(chǔ)器，即共享式多端口存儲(chǔ)器。雙口RAM最大的特點(diǎn)是存儲(chǔ)數(shù)

8、據(jù)共享。1個(gè)存儲(chǔ)器配備兩套獨(dú)立的地址、數(shù)據(jù)和控制線，允許兩個(gè)獨(dú)立的CPU或控制器同時(shí)異步地訪問存儲(chǔ)單元。因?yàn)閿?shù)據(jù)共享。則必須具有訪問仲裁控制。內(nèi)部仲裁邏輯控制提供以下功能：對(duì)同一地址單元訪問的時(shí)序控制；存儲(chǔ)單元數(shù)據(jù)塊的訪問權(quán)限分配：信令交換邏輯（例如中斷信號(hào)）等。雙口RAM可用于提高RAM的吞吐率，適用