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《基于fpga的多路數(shù)據(jù)采集系統(tǒng)設(shè)計》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在工程資料-天天文庫。
1、基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計設(shè)計題目基于EPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計設(shè)計要求介紹了一種基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計方案，描述了系統(tǒng)的主要組成及FPGA的實現(xiàn)方法，并用VHDL語言設(shè)計的狀態(tài)機在QuanusII發(fā)軟件中進行真。該系統(tǒng)在通用數(shù)據(jù)采集系統(tǒng)的基礎(chǔ)上，增加數(shù)據(jù)編碼模塊，將多路數(shù)據(jù)組合為一路進行存儲；采用批處理數(shù)據(jù)方式，減少數(shù)據(jù)編碼次數(shù)，加快數(shù)據(jù)處理速度。設(shè)計作用及目的針對基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計的耍求，先對EDA技術(shù)和VHDL語言進行學(xué)習，然后研宄數(shù)據(jù)采集中的關(guān)鍵問題，并且實現(xiàn)用FPGA控制數(shù)據(jù)采集系統(tǒng)地設(shè)計。設(shè)計
2、所用設(shè)備及軟件嵌入式處理器、FPGA軟件、有QuanusII仿真軟件的計算機五、系統(tǒng)設(shè)計5.1系統(tǒng)總體設(shè)計及原理系統(tǒng)的總體結(jié)構(gòu)如閣5-1所示。在符合奈奎斯特采樣定理的條件下，外界的模擬信號頻率要小于采樣模塊采樣頻率的1/2。如果還有高頻分量的話，可以讓外界的模擬信號經(jīng)過一個低通濾波器濾除高頻分量后輸入到A/D轉(zhuǎn)換芯片TLC5510中［1］。經(jīng)過A/D轉(zhuǎn)換器后不僅時間離散化了，而且幅度也離散化，即x(n)。由FPGA中的采樣控制器控制TLC5510的采樣，將采集到的信號鎖存在FPGA的內(nèi)部存儲器RAM中，然后控制RAM中的數(shù)據(jù)輸出到D/A轉(zhuǎn)換器，D
3、/A轉(zhuǎn)換器每隔一個時鐘取出一次y(n)，隨之在D/A轉(zhuǎn)換器的保持電路中將數(shù)字信號轉(zhuǎn)換為模擬信號，這些信號在時間點上的幅度應(yīng)等于序列y(n)中相應(yīng)數(shù)碼所代表的數(shù)值大小。若最后輸出的信號具有不符合條件的高頻分量，則還耍通過一個模擬濾波器，濾除不需要的高頻分量，平滑成所需的模擬輸出信號y(t),以完成信號的采集。根據(jù)FPGA基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計設(shè)計題目基于EPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計設(shè)計要求介紹了一種基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計方案，描述了系統(tǒng)的主要組成及FPGA的實現(xiàn)方法，并用VHDL語言設(shè)計的狀態(tài)機在QuanusII發(fā)軟
4、件中進行真。該系統(tǒng)在通用數(shù)據(jù)采集系統(tǒng)的基礎(chǔ)上，增加數(shù)據(jù)編碼模塊，將多路數(shù)據(jù)組合為一路進行存儲；采用批處理數(shù)據(jù)方式，減少數(shù)據(jù)編碼次數(shù)，加快數(shù)據(jù)處理速度。設(shè)計作用及目的針對基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計的耍求，先對EDA技術(shù)和VHDL語言進行學(xué)習，然后研宄數(shù)據(jù)采集中的關(guān)鍵問題，并且實現(xiàn)用FPGA控制數(shù)據(jù)采集系統(tǒng)地設(shè)計。設(shè)計所用設(shè)備及軟件嵌入式處理器、FPGA軟件、有QuanusII仿真軟件的計算機五、系統(tǒng)設(shè)計5.1系統(tǒng)總體設(shè)計及原理系統(tǒng)的總體結(jié)構(gòu)如閣5-1所示。在符合奈奎斯特采樣定理的條件下，外界的模擬信號頻率要小于采樣模塊采樣頻率的1/2。如果還有
5、高頻分量的話，可以讓外界的模擬信號經(jīng)過一個低通濾波器濾除高頻分量后輸入到A/D轉(zhuǎn)換芯片TLC5510中［1］。經(jīng)過A/D轉(zhuǎn)換器后不僅時間離散化了，而且幅度也離散化，即x(n)。由FPGA中的采樣控制器控制TLC5510的采樣，將采集到的信號鎖存在FPGA的內(nèi)部存儲器RAM中，然后控制RAM中的數(shù)據(jù)輸出到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器每隔一個時鐘取出一次y(n)，隨之在D/A轉(zhuǎn)換器的保持電路中將數(shù)字信號轉(zhuǎn)換為模擬信號，這些信號在時間點上的幅度應(yīng)等于序列y(n)中相應(yīng)數(shù)碼所代表的數(shù)值大小。若最后輸出的信號具有不符合條件的高頻分量，則還耍通過一個模擬濾波器
6、，濾除不需要的高頻分量，平滑成所需的模擬輸出信號y(t),以完成信號的采集。根據(jù)FPGA在系統(tǒng)中的功能，可將其模塊分為A/D采樣控制模塊、數(shù)據(jù)存儲模塊和D/A控制輸辨w)guz[±D3ED4[6D5[ZD6ED7[￡1)8(MSB)CVddd[hCLKIhZ3AGNDAGNDANALOGINVddapREFTpREFTSVdda03Vdda回Vddd圖5-1數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖5.2A/D轉(zhuǎn)換模塊在系統(tǒng)的A/D轉(zhuǎn)換中使用的芯片是TLC5510TLC5510芯片閣如閣5-2所示：圖5-2TLC5510芯片引腳圖TLC5510高速模數(shù)轉(zhuǎn)換芯片，用于視頻
7、處理，高速數(shù)據(jù)轉(zhuǎn)換等領(lǐng)域，采用CMOS工藝制造，精度為8位，轉(zhuǎn)換速率20Msps，每秒采樣20M次，采用半閃速結(jié)構(gòu)，內(nèi)建采樣保持電路。TLC5510為24引腳、PSOP表貼封裝形式（NS）。其引腳排列如閣5-2。AGND：模擬地信號；ANALOGIN：模擬信號輸入端；CLK：時鐘輸入端，作為數(shù)據(jù)采集的主控時鐘；DGND：數(shù)字信號地；FIFO存儲速率可達10ns),整個采樣周期需要4至5個狀態(tài)即可完成。若FPGA的時鐘頻率為100MHz,則從一個狀態(tài)向另一狀態(tài)轉(zhuǎn)換的時間為一個吋鐘周期，不到單片機的采樣周期的千分之一。[2]圖5-3FPGA控制TLC
8、5510圖示如閣5-3所示，F(xiàn)PGA控制TLC5510實現(xiàn)了將模擬信號轉(zhuǎn)換成數(shù)字信號的過程。其中，TLC5510轉(zhuǎn)換好的數(shù)據(jù)將存到FPG
