低功耗設(shè)計方法

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1、低功耗設(shè)計方法內(nèi)容CMOS電路的功耗來源影響功耗的因素低功耗設(shè)計方法工藝級的優(yōu)化技術(shù)版圖和晶體管級的優(yōu)化技術(shù)RTL級和邏輯級的優(yōu)化技術(shù)系統(tǒng)級的優(yōu)化技術(shù)采用HDL的低功耗設(shè)計流程CMOS電路的功耗來源在數(shù)字CMOS電路中，功耗是由三部分構(gòu)成的PTotal=Pdynamic+Pshort+PleakagePdynamic是電路翻轉(zhuǎn)時產(chǎn)生的動態(tài)功耗Pshort是P管和N管同時導(dǎo)通時產(chǎn)生的短路功耗Pleakage是由擴散區(qū)和襯底之間的反向偏置漏電流引起的靜態(tài)功耗CMOS電路的功耗來源靜態(tài)功耗：CMOS在靜態(tài)時，P、N管只有一個導(dǎo)通。由于沒有Vdd到GND的直流通路，所以CMOS靜態(tài)功耗應(yīng)當

2、等于零。但在實際當中，由于擴散區(qū)和襯底形成的PN結(jié)上存在反向漏電流，產(chǎn)生電路的靜態(tài)功耗。靜態(tài)功耗為：其中：n為器件個數(shù)CMOS電路的功耗來源動態(tài)功耗：CMOS電路在“0”和“1”的跳變過程中，會形成一條從Vdd通過P管網(wǎng)絡(luò)和負載電容到地的電流Id對負載電容進行充電，產(chǎn)生動態(tài)功耗Pdynamic：Pdynamic=KCLVdd2fK：單位時間內(nèi)的平均上跳次數(shù)f：時鐘頻率CMOS電路的功耗來源短路功耗：CMOS電路在“0”和“1”的轉(zhuǎn)換過程中，P、N管會同時導(dǎo)通，產(chǎn)生一個由Vdd到VSS窄脈沖電流，由此引起功耗在輸入波形為非理想波形時，反相器處于輸入波形上升沿和下降沿的瞬間，負載管和驅(qū)

3、動管會同時導(dǎo)通而引起功耗CMOS電路的功耗來源通常情況下靜態(tài)功耗占總功耗的1%以下，可以忽略不計，但如果整個系統(tǒng)長時間處于休眠狀態(tài)，這部分功耗需要進行考慮短路功耗在整個CMOS電路的功耗中只占很小的一部分，對于轉(zhuǎn)換時間非常短的電路，Pshort所占的比例可以很小，但對于一些轉(zhuǎn)換速度較慢的電路Pshort可以占到30%左右，平均大約在10%左右。一般情況下，動態(tài)功耗Pdynamic占整個功耗的比例大約為70%~90%。有些文獻將CMOS電路的功耗簡單的分為兩類：靜態(tài)功耗和動態(tài)功耗。影響功耗的因素從動態(tài)功耗的表達式可看出，在不影響電路性能，即不降低工作頻率的前提下，功耗主要取決于3個因

4、素：工作電壓負載電容開關(guān)活動性因此功耗優(yōu)化主要從減小K、CL和Vdd三方面著手。值得注意的是功耗優(yōu)化是一個整體，單單考慮某一方面是不夠的。Pdynamic=KCLVdd2f影響功耗的因素電源電壓的選擇：降低電源電壓將使功耗下降但是對于一定的工藝水平（具有確定的閾值電壓），降低電源電壓將使電路性能下降，當電源電壓降低到接近P和N管的閾值電壓之和時，延遲時間急劇增大。在較大的電壓下，電路速度幾乎與電源電壓無關(guān)為提高速度，希望在保證器件可靠性的前提下采用盡可能高的電壓，為降低功耗，又希望選擇盡可能低的電壓。要解決這個矛盾，可以在一個芯片內(nèi)采用多種電壓，對影響速度的關(guān)鍵電路選擇較高的電壓，

5、對大部分非關(guān)鍵電路則選擇用減低的電壓。影響功耗的因素負載電容：在CMOS電路中電容主要由兩方面構(gòu)成：器件柵電容和節(jié)電電容，它們和器件工藝有關(guān)連線電容改進電路結(jié)構(gòu)，減少所需MOS管數(shù)目是減小負載電容、降低功耗的重要途徑。采用動態(tài)CMOS電路可簡化電路采用互補傳輸晶體管邏輯（CPL），不僅可以簡化電路，還可提高速度隨著工藝的發(fā)展，布線電容已經(jīng)超過器件電容為了減小電容，在工藝方面可以選擇小的器件，物理設(shè)計時減小連線長度。影響功耗的因素開關(guān)活動性在CMOS電路中，功耗和開關(guān)活動性息息相關(guān)。若信號活動性為0，即使負載電容很大，它也不消耗能量開關(guān)活動性和數(shù)據(jù)頻率f以及開關(guān)活動率k有關(guān)：f描述單

6、位時間內(nèi)信號到達節(jié)點的次數(shù)，而活動率k則描述到達節(jié)點時信號的翻轉(zhuǎn)幾率在有些CMOS電路中，偽跳變占據(jù)了相當一部分開關(guān)活動性，由于此類信號沒有任何作用，因此它造成系統(tǒng)功耗的白白損失。為了降低偽跳變帶來的浪費，一種辦法是消除偽跳變的產(chǎn)生，另一辦法是縮短其傳播長度。低功耗設(shè)計方法低功耗設(shè)計是一個系統(tǒng)的問題：必須在設(shè)計的各個層次上發(fā)展適當?shù)募夹g(shù)綜合應(yīng)用不同的設(shè)計策略達到在降低功耗的同時維持系統(tǒng)性能的目的研究證明在不同設(shè)計層次上的優(yōu)化工作對功耗的改善程度是不同的，即設(shè)計層次越高，改善功耗的程度越大低功耗設(shè)計方法低功耗設(shè)計方法一些低功耗設(shè)計(DesignforPower,DFP)的基本策略:權(quán)

7、衡面積和性能,使用并行、流水化和分布式計算等方法,用面積或時間換取低功耗關(guān)閉不用的邏輯和時鐘使用專用電路代替可編程邏輯使用規(guī)則的算法和結(jié)構(gòu)，以減少控制負荷采用新型的低功耗器件和工藝以下將自底向上,對各層次的功耗設(shè)計技術(shù)進行具體分析和介紹。工藝級的優(yōu)化技術(shù)多層金屬布線：使用上層的金屬進行全局互連,可以減小互連電容,從而減小延遲和功耗。通過加工技術(shù)的提高減小芯片和封裝的電容,也能改善功耗性能：如采用SOI技術(shù)、多芯片模塊(MCM)能改善功耗性能。這種方法非常有效但很昂貴,