Modelsim 仿真方法總結(jié)

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1、Modelsim仿真方法總結(jié)Modeling仿真工具是Model公司開(kāi)發(fā)的。它支持Verilog、VHDL以及他們的混合仿真。Modelsim各版本的使用方法大體一致，Modelsim仿真主要分為前仿真和后仿真。下面來(lái)具體介紹modelsim的仿真方法，涉及quartus-modelsim聯(lián)合（使用）仿真的差異會(huì)特別提示。前仿真與后仿真說(shuō)明1.1前仿真前仿真也稱(chēng)為功能仿真、行為仿真。旨在驗(yàn)證電路的功能是否符合設(shè)計(jì)要求，其特點(diǎn)是不考慮延遲（包括門(mén)延遲與線延遲），主要驗(yàn)證電路與理想情況是否一致。前仿真需要用到RTL級(jí)代碼(由源代碼經(jīng)過(guò)綜合后產(chǎn)生）與Testbench。1.2）后仿真后仿真

2、也稱(chēng)為時(shí)序仿真或者布局布線仿真。是指在電路已經(jīng)映射到特定的工藝環(huán)境以后，綜合考慮門(mén)延遲與線延遲的影響，驗(yàn)證電路在一定的時(shí)序條件下是否存在時(shí)序違規(guī)以及能否滿足設(shè)計(jì)構(gòu)想的過(guò)程。需要用到的文件是——從布局布線結(jié)果中抽象出來(lái)的門(mén)級(jí)網(wǎng)表、testbench和后綴名為sdo或者sdf的標(biāo)準(zhǔn)時(shí)延文件。注：擴(kuò)展名為sdo和sdf的標(biāo)準(zhǔn)時(shí)延文件包含門(mén)延遲與實(shí)際布線延遲，能較好的反應(yīng)芯片的實(shí)際工作情況。二）modelsim仿真主要有以下幾個(gè)步驟：（1）建立庫(kù)并映射庫(kù)到物理目錄；（2）編譯源代碼（包括Testbench)；（3）執(zhí)行仿真；解釋?zhuān)孩賻?kù)：modelsim中有兩類(lèi)仿真庫(kù)。一種是工作庫(kù)，默認(rèn)名為w

3、ork;另一種是資源庫(kù)。Work庫(kù)中存放當(dāng)前工程下所有已經(jīng)編譯過(guò)的文件，所以編譯前一定要建立一個(gè)work庫(kù)。資源庫(kù)存放work庫(kù)中已經(jīng)編譯文件所要調(diào)用的資源，這樣的資源可能有很多，它們被存放在不同的資源庫(kù)內(nèi)。（例如要想對(duì)綜合在cyclone芯片中的設(shè)計(jì)做后仿真，就需要有一個(gè)名為cyclone_ver的資源庫(kù)。）映射庫(kù)用于將已經(jīng)預(yù)編譯好的文件所在目錄映射為一個(gè)modelsim可識(shí)別的庫(kù)。（此即是為仿真庫(kù)建立一個(gè)邏輯映像的行為過(guò)程，后面會(huì)提到，在modelsim中新建庫(kù)時(shí)，createanewlibraryandalogicalmappingtoit或amaptoanexistingli

4、braryd的提示)上述三個(gè)步驟是大的框架，前仿真和后仿真均是按照這個(gè)框架進(jìn)行的，建立modelsim工程對(duì)前后仿真來(lái)說(shuō)都不是必須的。下面分別介紹每一步的操作。2.1）建立庫(kù)在執(zhí)行一個(gè)仿真前先建立一個(gè)單獨(dú)的文件夾，將操作對(duì)象文件放在該文件夾下面。然后啟動(dòng)modelsim軟件將modelsim當(dāng)前路徑改動(dòng)到此文件下。修改方法是File＞ChangeDirectory。注意：上面說(shuō)的是獨(dú)立運(yùn)行modelsim仿真的情況。當(dāng)采用quartus聯(lián)合modelsim仿真時(shí)，在quartus里面設(shè)置第三方EDA仿真工具后，編譯成功會(huì)自動(dòng)在quartus工程目錄下面創(chuàng)建一個(gè)simulationm

5、odelsim的文件夾，此文件夾等同于獨(dú)立運(yùn)行moddelsim仿真時(shí)最先建立的文件夾。另quartus聯(lián)合modelsim仿真，modelsim默認(rèn)路徑即為其自動(dòng)創(chuàng)建文件夾simulationmodelsim下，不必人為更改。啟動(dòng)modelsim后，建立仿真庫(kù)。點(diǎn)擊file>new>library,出現(xiàn)對(duì)話框，選擇anewlibraryandalogicalmappingtoit(已默認(rèn)），在libraryname中輸入要?jiǎng)?chuàng)建庫(kù)的名稱(chēng)?？偨Y(jié)步驟為：?jiǎn)?dòng)modelsim-->點(diǎn)擊file-->changdirectory(如需更改路徑的話）；再file-->new-->（proje

6、ct）-->library，進(jìn)行相關(guān)設(shè)置。即可。2.2）編寫(xiě)源代碼及testbench;在編寫(xiě)目標(biāo)測(cè)試文件(testbench)之前，我們先寫(xiě)完目標(biāo)文件（既可在quartus中編寫(xiě)，也可以在modelsim中編寫(xiě)），把它編譯進(jìn)工作庫(kù)。（當(dāng)然此步也可以等到和測(cè)試文件寫(xiě)完以后一起編譯）。源代碼的編寫(xiě)就不用介紹了，下面介紹編寫(xiě)testbench的兩種方法。A)可以在modelsim內(nèi)直接編寫(xiě)測(cè)試文件，而且modelsim提供各種testbench模板，我們只需更改其中小部分即可。在modelsim中執(zhí)行File＞New＞Source＞Library或者直接點(diǎn)新建文件，會(huì)出現(xiàn)一個(gè)verilo

7、g（或VHDL)文本編輯頁(yè)面，編輯測(cè)試文件即可。另modelsim中提供各種測(cè)試文件模板，直接拿過(guò)來(lái)用會(huì)減少工作量。在verilog文本編輯頁(yè)面空白處右鍵點(diǎn)擊ShowLanguageTemplates,然后會(huì)出現(xiàn)一個(gè)加載工程，接著在剛才文本編輯窗口左邊出現(xiàn)一個(gè)LanguageTemplates窗口，雙擊CreatTestbench會(huì)出現(xiàn)一個(gè)創(chuàng)建向?qū)?，選擇SpecifyDesignUnit工作庫(kù)下，work工作庫(kù)中的目標(biāo)文件（即為目標(biāo)文件配套testbenc